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参数资料
| 型号： | AGLN010V5-UC36 |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 260 CLBS, 10000 GATES, 250 MHz, PBGA36 |
| 封装： | 4 X 4 MM, 0.8 MM HEIGHT, 0.4 MM PITCH, UC-36 |
| 文件页数： | 133/140页 |
| 文件大小： | 4325K |
| 代理商： | AGLN010V5-UC36 |
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IGLOO nano DC and Switching Characteristics
2- 78
R e v i sio n 1 0
Table 2-104 RAM512X18
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
Std. Units
tAS
Address setup time
0.69
ns
tAH
Address hold time
0.13
ns
tENS
REN_B, WEN_B setup time
0.61
ns
tENH
REN_B, WEN_B hold time
0.07
ns
tDS
Input data (DI) setup time
0.59
ns
tDH
Input data (DI) hold time
0.30
ns
tCKQ1
Clock HIGH to new data valid on DO (output retained, WMODE = 0)
3.51
ns
tCKQ2
Clock HIGH to new data valid on DO (pipelined)
1.43
ns
tC2CRWH
Address collision clk-to-clk delay for reliable read access after write on same address;
applicable to opening edge
0.35
ns
tC2CWRH
Address collision clk-to-clk delay for reliable write access after read on same address;
applicable to opening edge
0.42
ns
tRSTBQ
RESET_B LOW to data out LOW on DO (flow-through)
1.72
ns
RESET_B LOW to data out LOW on DO (pipelined)
1.72
ns
tREMRSTB
RESET_B removal
0.51
tRECRSTB
RESET_B recovery
2.68
ns
tMPWRSTB
RESET_B minimum pulse width
0.68
ns
tCYC
Clock cycle time
6.24
ns
FMAX
Maximum frequency
160
MHz
Note:
For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
相关PDF资料 |
PDF描述 |
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| AGLP125V2-CS281 | FPGA, 3120 CLBS, 125000 GATES, PBGA281 |
| AGLP125V2-CS289I | FPGA, 3120 CLBS, 125000 GATES, PBGA289 |
| AGLP125V2-CS289 | FPGA, 3120 CLBS, 125000 GATES, PBGA289 |
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相关代理商/技术参数 |
参数描述 |
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| AGLN010V5-UCG36I | 功能描述:IC FPGA NANO 1KB 10K 36-UCSP RoHS:是 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:IGLOO nano 标准包装:152 系列:IGLOO PLUS LAB/CLB数:- 逻辑元件/单元数:792 RAM 位总计:- 输入/输出数:120 门数:30000 电源电压:1.14 V ~ 1.575 V 安装类型:表面贴装 工作温度:-40°C ~ 85°C 封装/外壳:289-TFBGA，CSBGA 供应商设备封装:289-CSP（14x14） |
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