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参数资料
| 型号： | AT85C51SND3B1-7FTUL |
| 厂商： | Atmel |
| 文件页数： | 11/119页 |
| 文件大小： | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100CBGA |
| 标准包装： | 90 |
| 类型： | 音频编码器/解码器 |
| 应用： | 移动电话，手机，视频显示器 |
| 电压 - 电源，数字： | 1.65 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TFBGA |
| 供应商设备封装： | 100-CTBGA（9x9） |
| 包装： | 托盘 |
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AT85C51SND3B
7632D–MP3–01/07
banks, clearing the FIFOCON bit will switch to the next bank. The RXOUTI and FIFO-
CON bits are then updated by hardware in accordance with the status of the new bank.
RXOUTI shall always be cleared before clearing FIFOCON.
The RWAL bit always reflects the state of the current bank. This bit is set if the firmware
can read data from the bank, and cleared by hardware when the bank is empty.
“Autoswitch” Mode
In this mode, the clear of the FIFOCON bit is performed automatically by hardware each
time the Endpoint bank is empty. The firmware has to check if the next bank is empty or
not before reading the next data. On RXOUTI interrupt, the firmware reads a complete
bank. A new interrupt will be generated each time the current bank contains data to
read.
The acknowledge of the RXOUTI interrupt is always performed by software.
Detailed Description
standard Mode Without
AUTOSW
In this mode (AUTOSW cleared), the data are read by the CPU, following the next flow:
When the bank is filled by the host, an endpoint interrupt (EPINTx) is triggered, if
enabled (RXOUTE set) and RXOUTI is set. The CPU can also poll RXOUTI or
FIFOCON, depending on the software architecture,
The CPU acknowledges the interrupt by clearing RXOUTI,
The CPU can read the number of byte (N) in the current bank (N=BYCT),
OUT
DATA
(to bank 0)
ACK
RXOUTI
FIFOCON
HW
OUT
DATA
(to bank 0)
ACK
HW
SW
Example with 1 OUT data bank
read data from CPU
BANK 0
OUT
DATA
(to bank 0)
ACK
RXOUTI
FIFOCON
HW
OUT
DATA
(to bank 1)
ACK
SW
Example with 2 OUT data banks
read data from CPU
BANK 0
HW
SW
read data from CPU
BANK 0
read data from CPU
BANK 1
NAK
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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