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参数资料
| 型号： | AT85C51SND3B1-7FTUL |
| 厂商： | Atmel |
| 文件页数： | 93/119页 |
| 文件大小： | 0K |
| 描述： | IC DECODER/ENCODER DGTL 100CBGA |
| 标准包装： | 90 |
| 类型： | 音频编码器/解码器 |
| 应用： | 移动电话，手机，视频显示器 |
| 电压 - 电源，数字： | 1.65 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TFBGA |
| 供应商设备封装： | 100-CTBGA（9x9） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页当前第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页
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AT85C51SND3B
7632D–MP3–01/07
Watchdog Timer
The AT85C51SND3B derivatives implement a hardware Watchdog Timer (WDT) that
automatically resets the chip if it is allowed to time out. The WDT provides a means of
recovering from routines that do not complete successfully due to software or hardware
malfunctions.
Description
The WDT consists of a 14-bit prescaler followed by a 7-bit programmable counter. As
shown in Figure 42, the 14-bit prescaler is fed by the WDT clock detailed in
The Watchdog Timer Reset register (WDTRST, see Table 89) provides control access
to the WDT, while the Watchdog Timer Program register (WDTPRG, see Figure 90) pro-
vides time-out period programming.
Three operations control the WDT:
Chip reset clears and disables the WDT.
Programming the time-out value to the WDTPRG register.
Writing a specific 2-Byte 1Eh-E1h sequence to the WDTRST register clears and
enables the WDT.
Figure 42. WDT Block Diagram
Clock Controller
(FPER) or the oscillator clock (FOSC) depending on the WTX2 bit in CKCON register.
T h e s e c l o c k s a r e i s s u e d f r o m t h e C l o c k C o n t r o l l e r b l o c k a s d e t a i l e d i n
Section “Oscillator”, page 28. When WTX2 bit is set, the WDT clock frequency is fixed
and equal to the oscillator clock frequency divided by 2. When cleared, the WDT clock
frequency is equal to the oscillator clock frequency divided by 2 in standard mode or to
the oscillator clock frequency in X2 mode.
Figure 43. WDT Clock Controller and Symbol
WTO2:0
WDTPRG.2:0
WDT
CLOCK
÷
6
System
1Eh-E1h Decoder
WDTRST
14-bit Prescaler
RST
7-bit Counter
RST
To internal
EN
RST
MATCH
SET
OV
OSC
CLOCK
RST
Pulse Generator
reset
Reset
PER
CLOCK
WDT
CLOCK
OSC
CLOCK
0
1
WTX2
CKCON.6
÷
2
WDT Clock
WDT Clock Symbol
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PDF描述 |
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参数描述 |
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