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参数资料
| 型号： | AT89LP51-20PU |
| 厂商： | Atmel |
| 文件页数： | 81/117页 |
| 文件大小： | 0K |
| 描述： | MCU 8051 4K FLASH 20MHZ |
| 标准包装： | 10 |
| 系列： | 89LP |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 20MHz |
| 连通性： | EBI/EMI，I²C，SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，WDT |
| 输入/输出数： | 36 |
| 程序存储器容量： | 4KB（4K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 256 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.4 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 包装： | 管件 |
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3709D–MICRO–12/11
AT89LP51/52
Mode 0 transfers data LSB first whereas SPI or TWI are generally MSB first. Emulation of these
interfaces may require bit reversal of the transferred data bytes. The following code example
reverses the bits in the accumulator:
EX:
MOV
R7, #8
REVRS: RLC
A
; C << msb (ACC)
XCH
A, R6
RRC
A
; msb (ACC) >> B
XCH
A, R6
DJNZ R7, REVRS
14.5.2
Three-Wire (Full-Duplex) Mode
Three-Wire Mode is similar to Two-Wire except that the shift data input and data output are sep-
arated for full-duplex operation. Three-Wire Mode is enabled by setting the SPEN bit in TCONB.
Transmission is initiated by any instruction that uses SBUF as a destination register. The “write
to SBUF” signal also loads a “1” into the 9th position of the transmit shift register and tells the TX
Control Block to begin a transmission. The internal timing is such that one full bit slot may elapse
between “write to SBUF” and activation of SEND.
SEND transfers the output of the shift register to the alternate output function line of P1.5, and
also transfers Shift Clock to the alternate output function line of P1.7. As data bits shift out to the
right, “0”s come in from the left. When the MSB of the data byte is at the output position of the
shift register, the “1” that was initially loaded into the 9th position is just to the left of the MSB,
and all positions to the left of that contain “0”s. This condition flags the TX Control block to do
one last shift, then deactivate SEND and set TI.
Reception occurs simultaneously with transmission if REN = 1. Data is input from P1.6. When
REN = 1 any write to SBUF causes the RX Control unit to write the bits 11111110B to the
receive shift register and activates RECEIVE in the next clock phase. As data bits come in from
the right, “1”s shift out to the left. When the “0” that was initially loaded into the right-most posi-
tion arrives at the left-most position in the shift register, it flags the RX Control block to do one
last shift and load SBUF. Then RECEIVE is cleared and RI is set. When REN = 0, the receiver is
not enabled. When a transmission occurs, SBUF will not be updated and RI will not be set even
though serial data is received on P1.6.
The relationship between the shift clock and data is identical to Two-Wire mode as listed in
Table 14-5 and shown in Figure . Three-Wire mode uses different I/Os from Two-Wire mode and
can be connected to SPI slave devices as shownin Figure 14-4. It is possible to time share the
UART hardware between SPI devices connected on P1 and UART devices on P3 with the
caveat that any asynchronous receptions on the RXD pin will be ignored while the UART is in
Mode 0.
Figure 14-4. SPI Connections for UART Mode 0
8-Bit Shift Register
Master
Slave
MSB
LSB
MSB
LSB
8-Bit Shift Register
MISO
MOSI
SS
GPIO
SCK
Clock
Generator
AT89LP52
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PDF描述 |
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参数描述 |
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