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参数资料
型号： DK-DEV-2AGX125N
厂商： Altera
文件页数： 20/90页
文件大小： 0K
描述： KIT DEV ARRIA II GX FPGA 2AGX125
产品培训模块： Arria II GX FPGA
Three Reasons to Use FPGA's in Industrial Designs
特色产品： Arria? II GX FPGA Development Kit
标准包装： 1
系列： Arria II GX
类型： FPGA
适用于相关产品： EP2AGX125EF35
所含物品： 板，线缆，CD，DVD，电源
产品目录页面： 605 (CN2011-ZH PDF)
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544-2597-5-ND - IC ARRIA II GX 125K 1152FBG
其它名称： 544-2600
Chapter 1: Device Datasheet for Arria II Devices
1–19
Electrical Characteristics
December 2013
Altera Corporation
Arria II Device Handbook Volume 3: Device Datasheet and Addendum
Table 1–30 lists the HSTL I/O standards for Arria II GX devices.
Table 1–31 lists the HSTL I/O standards for Arria II GZ devices.
Table 1–32 lists the differential I/O standard specifications for Arria II GX devices.
Table 1–30. Differential HSTL I/O Standards for Arria II GX Devices
I/O Standard
VCCIO (V)
VDIF(DC) (V)
VX(AC) (V)
VCM(DC) (V)
VDIF(AC) (V)
Min
Typ
Max
Min
Max
Min
Typ
Max
Min
Typ
Max
Min
Max
HSTL-18 Class I
1.71
1.8
1.89
0.2
—
0.85
—
0.95
0.88
—
0.95
0.4
—
HSTL-15 Class I, II
1.425
1.5
1.575
0.2
—
0.71
—
0.79
0.71
—
0.79
0.4
—
HSTL-12 Class I, II
1.14
1.2
1.26
0.16
—
0.5 ×
VCCIO
—
0.48
×
VCCIO
0.5 ×
VCCIO
0.52 ×
VCCIO
0.3
—
Table 1–31. Differential HSTL I/O Standards for Arria II GZ Devices
I/O Standard
VCCIO (V)
VDIF(DC) (V)
VX(AC) (V)
VCM(DC) (V)
VDIF(AC) (V)
Min
Typ
Max
Min
Max
Min
Typ
Max
Min
Typ
Max
Min
Max
HSTL-18 Class I
1.71
1.8
1.89
0.2
—
0.78
—
1.12
0.78
—
1.12
0.4
—
HSTL-15 Class I, II
1.425
1.5
1.575
0.2
—
0.68
—
0.9
0.68
—
0.9
0.4
—
HSTL-12 Class I, II
1.14
1.2
1.26
0.16
VCCIO
+ 0.3
—
0.5 ×
VCCIO
—
0.4 ×
VCCIO
0.5 ×
VCCIO
0.6 ×
VCCIO
0.3
VCCIO
+
0.48
Table 1–32. Differential I/O Standard Specifications for Arria II GX Devices (Note 1)
I/O
Standard
VCCIO (V)
VID (mV)
VICM (V) (2)
VOD (V) (3)
VOCM (V)
Min
Typ
Max
Min
Cond.
Max
Min
Max
Min
Typ
Max
Min
Typ
Max
2.5 V
LVDS
2.375
2.5
2.625
100
VCM =
1.25 V
—
0.05
1.80
0.247
—
0.6
1.125
1.25
1.375
RSDS (4)
2.375
2.5
2.625
—
0.1
0.2
0.6
0.5
1.2
1.4
Mini-LVDS
(4)
2.375
2.5
2.625
—
0.25
—
0.6
1
1.2
1.4
LVPECL
(5)
2.375
2.5
2.625
300
—
0.6
1.8
—
BLVDS (6)
2.375
2.5
2.625
100
—
Notes to Table 1–32:
(1) The 1.5 V PCML transceiver I/O standard specifications are described in “Transceiver Performance Specifications” on page 1–21.
(2) VIN range: 0 <= VIN <= 1.85 V.
(3) RL range: 90 <= RL <= 110 .
(4) The RSDS and mini-LVDS I/O standards are only supported for differential outputs.
(5) The LVPECL input standard is supported at the dedicated clock input pins (GCLK) only.
(6) There are no fixed VICM, VOD, and VOCM specifications for BLVDS. These specifications depend on the system topology.
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PDF描述
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GCC18DRTH-S13 CONN EDGECARD 36POS .100 EXTEND
RCM15DRXS CONN EDGECARD 30POS DIP .156 SLD
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参数描述
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DK-DEV-3C120N 功能描述:可编程逻辑 IC 开发工具 FPGA Development Kit For EP3C120F780 RoHS:否 制造商:Altera Corporation 产品:Development Kits 类型:FPGA 工具用于评估:5CEFA7F3 接口类型: 工作电源电压:
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