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参数资料
| 型号： | DK-START-3C25N |
| 厂商： | Altera |
| 文件页数： | 13/34页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER CYCLONE III EP3C25 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 特色产品： | Cyclone? III FPGA Starter Kit |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3C25 |
| 所含物品： | 开发板、Quartus?II 网络版、用户指南、参考手册、示意图、布局、BOM 等 |
| 产品目录页面： | 605 (CN2011-ZH PDF) |
| 相关产品： | EP3C25F256C7N-ND - IC CYCLONE III FPGA 256-FBGA 544-2565-ND - IC CYCLONE III FPGA 25K 324 FBGA EP3C25E144I7-ND - IC CYCLONE III FPGA 25K 144 EQFP EP3C25F256I7-ND - IC CYCLONE III FPGA 25K 256 FBGA EP3C25F324I7-ND - IC CYCLONE III FPGA 25K 324 FBGA EP3C25U256I7-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2546-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2545-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2544-ND - IC CYCLONE III FPGA 25K 324 FBGA 544-2543-ND - IC CYCLONE III FPGA 25K 256 FBGA 更多... |
| 其它名称： | 544-2370 |
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Chapter 1: Cyclone III Device Datasheet
Electrical Characteristics
1–13
Table 1–18. Cyclone III Devices Differential I/O Standard Specifications
(1)
(Part 2 of 2)
I/O
V CCIO (V)
V ID (mV)
V IcM (V)
(2)
V OD (mV)
(3)
V OS (V)
(3)
Standard
Min
Typ
Max
Min
Max
Min
Condition
Max Min Typ
Max
Min
Typ
Max
500 Mbps ? D MAX
? 700 Mbps
LVDS
(Column
I/Os)
2.375
2.5
2.625
100
—
0.05 D MAX ? 500 Mbps
0.55
1.80
1.80 247
—
600
1.125 1.25 1.375
BLVDS
1.05 D MAX > 700 Mbps
1.55
(Row I/Os)
2.375
2.5
2.625
100
—
—
—
—
—
—
—
—
—
—
BLVDS
(Column
2.375
2.5
2.625
100
—
—
—
—
—
—
—
—
—
—
I/Os) (5)
mini-LVDS
(Row I/Os)
2.375
2.5
2.625
—
—
—
—
—
300
—
600
1.0
1.2
1.4
mini-LVDS
(Column
2.375
2.5
2.625
—
—
—
—
—
300
—
600
1.0
1.2
1.4
I/Os) (6)
RSDS ?
(Row
2.375
2.5
2.625
—
—
—
—
—
100 200
600
0.5
1.2
1.5
I/Os) (6)
RSDS
(Column
2.375
2.5
2.625
—
—
—
—
—
100 200
600
0.5
1.2
1.5
I/Os) (6)
PPDS ?
(Row I/Os)
2.375
2.5
2.625
—
—
—
—
—
100 200
600
0.5
1.2
1.4
PPDS
(Column
2.375
2.5
2.625
—
—
—
—
—
100 200
600
0.5
1.2
1.4
I/Os) (6)
(1) For an explanation of terms used in Table 1–18 , refer to “Transmitter Output Waveform” in “Glossary” on page 1–27 .
(2) V IN range: 0 V ? V IN ? 1.85 V.
(3) R L range: 90 ? R L ? 110 ? .
(4) LVPECL input standard is only supported at clock input. Output standard is not supported.
(5) No fixed V IN , V OD , and V OS specifications for BLVDS. They are dependent on the system topology.
(6) Mini-LVDS, RSDS, and PPDS standards are only supported at the output pins for Cyclone III devices.
July 2012
Altera Corporation
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