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参数资料
| 型号： | DK-START-3C25N |
| 厂商： | Altera |
| 文件页数： | 23/34页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER CYCLONE III EP3C25 |
| 产品培训模块： | Cyclone® III FPGA Three Reasons to Use FPGA's in Industrial Designs |
| 特色产品： | Cyclone? III FPGA Starter Kit |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3C25 |
| 所含物品： | 开发板、Quartus?II 网络版、用户指南、参考手册、示意图、布局、BOM 等 |
| 产品目录页面： | 605 (CN2011-ZH PDF) |
| 相关产品： | EP3C25F256C7N-ND - IC CYCLONE III FPGA 256-FBGA 544-2565-ND - IC CYCLONE III FPGA 25K 324 FBGA EP3C25E144I7-ND - IC CYCLONE III FPGA 25K 144 EQFP EP3C25F256I7-ND - IC CYCLONE III FPGA 25K 256 FBGA EP3C25F324I7-ND - IC CYCLONE III FPGA 25K 324 FBGA EP3C25U256I7-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2546-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2545-ND - IC CYCLONE III FPGA 25K 256 UBGA 544-2544-ND - IC CYCLONE III FPGA 25K 324 FBGA 544-2543-ND - IC CYCLONE III FPGA 25K 256 FBGA 更多... |
| 其它名称： | 544-2370 |
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Chapter 1: Cyclone III Device Datasheet
Switching Characteristics
Table 1–32. Cyclone III Devices FPGA Sampling Window (SW) Requirement – Read Side (1)
1–23
Memory Standard
Column I/Os
Row I/Os
Wraparound Mode
Setup
Hold
Setup
Hold
Setup
Hold
C6
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
580
585
785
550
535
735
690
700
805
640
650
755
850
870
905
800
820
855
C7
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
705
675
900
650
620
845
770
795
910
715
740
855
985
970
1085
930
915
1030
C8
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
785
800
1050
720
740
990
930
915
1065
870
855
1005
1115
1185
1210
1055
1125
1150
I7
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
765
745
945
710
690
890
855
880
955
800
825
900
1040
1000
1130
985
945
1075
A7
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
805
880
1090
745
820
1030
1020
955
1105
960
935
1045
1145
1220
1250
1085
1160
1190
(1) Column I/Os refer to top and bottom I/Os. Row I/Os refer to right and left I/Os. Wraparound mode refers to the combination of column and row
I/Os.
devices.
Table 1–33. Cyclone III Devices Transmitter Channel-to-Channel Skew (TCCS) – Write Side (1)
(Part 1 of 2)
Memory
Standard
I/O Standard
Column I/Os (ps)
Lead Lag
Row I/Os (ps)
Lead Lag
Wraparound Mode (ps)
Lead Lag
C6
DDR2 SDRAM
DDR SDRAM
QDRII SRAM
SSTL-18 Class I
SSTL-18 Class II
SSTL-2 Class I
SSTL-2 Class II
1.8 V HSTL Class I
1.8 V HSTL Class II
790
870
750
860
780
830
380
490
320
350
410
510
790
870
750
860
780
830
380
490
320
350
410
510
890
970
850
960
880
930
480
590
420
450
510
610
C7
July 2012
Altera Corporation
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