参数资料
型号: DS31256+
厂商: Maxim Integrated Products
文件页数: 39/183页
文件大小: 0K
描述: IC CTRLR HDLC 256-CHANNEL 256BGA
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装: 40
控制器类型: HDLC 控制器
接口: 串行
电源电压: 3 V ~ 3.6 V
电流 - 电源: 500mA
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 256-BBGA
供应商设备封装: 256-BGA(27x27)
包装: 管件
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DS31256 256-Channel, High-Throughput HDLC Controller
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10.1.3 PCI Bus Arbitration
The PCI bus can be arbitrated as shown in Figure 10-4. The initiator requests bus access by asserting
PREQ. A central arbiter grants the access some time later by asserting PGNT. Once the bus has been
granted, the initiator waits until both
PIRDY and PFRAME are deasserted (i.e., an idle cycle) before
acquiring the bus and beginning the transaction. As shown in Figure 10-3, the bus was still being used
when it was granted and the device had to wait until clock cycle #6 before it acquired the bus and began
the transaction. The arbiter can deassert
PGNT at any time and the initiator must relinquish the bus after
the current transfer is complete, which can be limited by the latency timer.
Figure 10-4. PCI Bus Arbitration Signaling Protocol
10.1.4 PCI Initiator Abort
If a target fails to respond to an initiator by asserting
PDEVSEL and PTRDY within 5 clock cycles, then
the initiator aborts the transaction by deasserting
PFRAME and then, one clock later, by deasserting
PIDRY (Figure 10-5). If such a scenario occurs, it is reported through the master abort status bit in the
PCI command/status configuration register (Section 10.2).
Figure 10-5. PCI Initiator Abort
123456
789
10
PCLK
PREQ
PGNT
PFRAME
Bus is Relinquished
Bus is Acquired
Wait for
PGNT Asserted
and then
PFRAME and
PIRDY Deasserted
123456789
10
PCLK
PFRAME
PIRDY
PTRDY
PDEVSEL
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