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参数资料
| 型号： | DS3141+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 72/88页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 SNGL 144CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 控制器类型： | DS3/E3 调帧器 |
| 接口： | LIU |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 80mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA，CSPBGA |
| 供应商设备封装： | 144-TECSBGA（13x13） |
| 包装： | 托盘 |
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DS3141/DS3142/DS3143/DS3144 Single/Dual/Triple/Quad DS3/E3 Framers
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11.
AC TIMING CHARACTERISTICS
All AC timing characteristics are specified with a 50pF capacitive load on the D[7:0] and
INT pins, and a 25pF
capacitive load on all other output pins, VIH = VDD and VIL = VSS. The voltage threshold for all timing measurements
is VDD/2.
11.1 System Interface Timing
Table 11-A. Data Path Timing
(VDD = 3.3V
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
(Note 1)
29.0
29.1
(Note 2)
22.0
22.4
CLK Clock Period
t1
(Note 3)
19.0
19.3
ns
CLK Clock Duty Cycle
t2/t1
40
50
60
%
CLK in to DIN Setup Time
t3
(Note 4)
3.0
ns
CLK in to DIN Hold Time
t4
(Note 4)
1.0
ns
CLK in to DOUT Delay
t5
(Note 5)
2.0
12
ns
CLK out to DOUT Delay
t6
(Notes 6, 7)
2.0
7.0
ns
CLK in to CLK OUT Delay
t7
(Note 8)
10
ns
Asynchronous Input High, Low Time
t8, t9
(Note 9)
200
ns
Asynchronous Input Period
t10
(Note 9)
1000
ns
Note 1: E3 mode, nongapped 34.368MHz clock.
Note 2: DS3 mode, nongapped 44.736MHz clock.
Note 3: DS3 mode, gapped 51.84MHz clock.
Note 4: TICLK input to TDAT, TOH, TOHEN, and TSOF inputs; RCLK input to RPOS and RNEG inputs.
Note 5: TICLK input to TDEN (data-enable mode) and TSOF outputs.
Note 6: ROCLK output to RDAT, RDEN (data-enable mode) and RSOF outputs; TCLK output to TPOS and TNEG outputs.
Note 7: RGCLK (gapped clock mode) output to RDAT and RSOF outputs; TDEN/TGCLK (gapped or constant clock mode) output to TSOF
output.
Note 8: TICLK input to TDEN/TGCLK (gapped clock or constant clock mode) outputs; RCLK input to ROCLK output.
Note 9: TMEI, RECU, and
RST inputs.
Table 11-B. Line Loopback Timing
(VDD = 3.3V
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Skew on RPOS to TPOS Path with
Respect to RCLK to TCLK Path
t2 - t1
0
3.0
ns
Skew on RNEG to TNEG path with
Respect to RCLK to TCLK Path
t2 - t1
0
3.0
ns
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PDF描述 |
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参数描述 |
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