参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 129/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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4–34
Altera Corporation
Stratix Device Handbook, Volume 1
January 2006
Timing Model
Table 4–52 shows the external I/O timing parameters when using fast
regional clock networks.
Table 4–53 shows the external I/O timing parameters when using
regional clock networks.
Table 4–52. Stratix Fast Regional Clock External I/O Timing Parameters
Symbol
Parameter
tINSU
Setup time for input or bidirectional pin using IOE input register with
fast regional clock fed by FCLK pin
tINH
Hold time for input or bidirectional pin using IOE input register with
fast regional clock fed by FCLK pin
tOUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with fast regional clock fed by FCLK pin
tXZ
Synchronous IOE output enable register to output pin disable delay
using fast regional clock fed by FCLK pin
tZX
Synchronous IOE output enable register to output pin enable delay
using fast regional clock fed by FCLK pin
Notes to Table 4–52:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–53. Stratix Regional Clock External I/O Timing Parameters (Part 1
Symbol
Parameter
tINSU
Setup time for input or bidirectional pin using IOE input register with
regional clock fed by CLK pin
tINH
Hold time for input or bidirectional pin using IOE input register with
regional clock fed by CLK pin
tOUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with regional clock fed by CLK pin
tINSUPLL
Setup time for input or bidirectional pin using IOE input register with
regional clock fed by Enhanced PLL with default phase setting
tINHPLL
Hold time for input or bidirectional pin using IOE input register with
regional clock fed by Enhanced PLL with default phase setting
tOUTCOPLL
Clock-to-output delay output or bidirectional pin using IOE output
register with regional clock Enhanced PLL with default phase setting
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PDF描述 |
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参数描述 |
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| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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