参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 683/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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Altera Corporation
10–29
July 2005
Stratix Device Handbook, Volume 2
Transitioning APEX Designs to Stratix & Stratix GX Devices
channel as an output clock to an I/O pin, not just dedicated clock output
pins. This solution offers better versatility to address various applications
that require more complex clocking schemes.
f
For more information on differential I/O support, data realignment, and
the transmitter clock output in Stratix and Stratix GX devices, see the
High-Speed Differential I/O Interfaces in Stratix Devices chapter.
altlvds Megafunction
To take full advantage of the high-speed differential I/O standards
available in Stratix and Stratix GX devices, you should update each
instance of the altlvds megafunction in APEX II, APEX 20KE, and
APEX 20KC designs. In the MegaWizard Plug-In Manager, choose the
altlvds
megafunction, select Stratix or Stratix GX as the target device
family, update the megafunction, and recompile your design.
The altlvds megafunction supports new Stratix and Stratix GX
parameters that are not available for APEX II, APEX 20KE, and
APEX 20KC devices. Tables 10–11 and 10–12 describe the new
parameters for the LVDS receiver and LVDS transmitter, respectively.
Table 10–11. New altlvds Parameters for Stratix LVDS Receiver Note (1)
Parameter
Function
input_data_rate
Specifies the data rate in Mbps. This parameter replaces the
multiplication factor W.
inclock_data_alignment
Indicates the alignment of rx_inclk and rx_in data.
rx_data_align
Drives the data alignment port of the fast PLL and enables byte
realignment circuitry.
registered_data_align_input
Registers the rx_data_align input port to be clocked by
rx_outclock
.
common_rx_tx_pll
Indicates the fast PLL can be shared between receiver and transmitter
applications.
Table 10–12. New altlvds Parameters for Stratix LVDS Transmitter (Part 1 of 2) Note (1)
Parameter
Function
output_data_rate
Specifies the data rate in Mbps. This parameter replaces the
multiplication factor W.
inclock_data_alignment
Indicates the alignment of tx_inclk and tx_in data.
outclock_alignment
Specifies the alignment of tx_outclock and tx_out data.
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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