参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 692/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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Altera Corporation
11–3
July 2005
Stratix Device Handbook, Volume 2
Configuring Stratix & Stratix GX Devices
functionality while the system is in operation by reconfiguring the device.
You can also perform in-field upgrades by distributing a new
programming file to system users.
The following sections describe the MSEL[2..0], VCCSEL, PORSEL, and
nIO_PULLUP
pins used in Stratix and Stratix GX device configuration.
MSEL[2..0] Pins
You can select a Stratix or Stratix GX device configuration scheme by
driving its MSEL2, MSEL1, and MSEL0 pins either high or low, as shown
in Table 11–2.
The MSEL[] pins can be tied to VCCIO of the I/O bank they reside in or
ground.
VCCSEL Pins
You can configure Stratix and Stratix GX devices using the 3.3-, 2.5-, 1.8-,
or 1.5-V LVTTL I/O standard on configuration and JTAG input pins.
VCCSEL
is a dedicated input on Stratix and Stratix GX devices that selects
between 3.3-V/2.5-V input buffers and 1.8-V/1.5-V input buffers for
dedicated configuration input pins. A logic low supports 3.3-V/2.5-V
signaling, and a logic high supports 1.8-V/1.5-V signaling. A logic high
can also support 3.3-V/2.5-V signaling. VCCSEL affects the configuration
Table 11–2. Stratix & Stratix GX Device Configuration Schemes
Description
MSEL2
MSEL1
MSEL0
FPP configuration
00
0
PPA configuration
00
1
PS configuration
01
0
Remote/local update FPP (1)
10
0
Remote/local update PPA (1)
10
1
Remote/local update PS (1)
11
0
JTAG-based configuration (3)
Notes to Table 11–2:
(1)
These schemes require that you drive a secondary pin RUnLU to specify whether
to perform a remote update or local update.
(2)
Do not leave MSEL pins floating. Connect them to VCCIO or GND. These pins
support the non-JTAG configuration scheme used in production. If only JTAG
configuration is used you should connect the MSEL pins to ground.
(3)
JTAG-based configuration takes precedence over other configuration schemes,
which means the MSEL pins are ignored.
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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