参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 551/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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Altera Corporation
7–17
September 2004
Stratix Device Handbook, Volume 2
Implementing High Performance DSP Functions in Stratix & Stratix GX Devices
user needs a way to accept this sample data and send it at a 4r rate to the
input of the DSP block. One way to do this is using a first-in-first-out
(FIFO) memory with input clocked at rate r and output clocked at rate 4r.
The FIFO may be implemented in the TriMatrix memory.
TDM Filter Implementation Results
Table 7–8 shows the results of the implementation of an 18-bit 8-tap TDM
FIR filter as shown in Figure 7–9 on page 7–16.
TDM Filter Design Example
Download the TDM FIR Filter (tdm_fir.zip) design example from the
Design Examples section of the Altera web site at www.altera.com.
Polyphase FIR Interpolation Filters
An interpolation filter can be used to increase sample rate. An
interpolation filter is efficiently implemented with a polyphase FIR filter.
DSP systems frequently use polyphase filters because they simplify
overall system design and also reduce the number of computations per
cycle required of the hardware. This section first describes interpolation
filters and then how to implement them as polyphase filters in Stratix and
Stratix GX devices. See the “Polyphase FIR Decimation Filters” on
page 7–24 section for a discussion of decimation filters.
Interpolation Filter Basics
An interpolation filter increases the output sample rate by a factor of I
through the insertion if I-1 zeros between input samples, a process
known as zero padding. After the zero padding, the output samples in
time domain are separated by Ts/I = 1/(I
× f
s), where Ts and fs are the
sample period and sample frequency of the original signal, respectively.
Figure 7–10 shows the concept of signal interpolation.
Table 7–8. TDM Filter Implementation Results
Part
EP1S10F780
Utilization
Lcell: 196/10570 (1%)
DSP Block 9-bit elements: 8/48 (17%)
Memory bits: 360/920448 (<1%)
Performance
240 MHz (1)
Note to Table 7–8:
(1)
This refers to the performance of the DSP blocks. The input and output rate is 120
million samples per second (MSPS), clocked in and out at 120 MHz.
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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