参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 268/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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2–10
Altera Corporation
Stratix Device Handbook, Volume 1
July 2005
Logic Elements
Dynamic Arithmetic Mode
The dynamic arithmetic mode is ideal for implementing adders, counters,
accumulators, wide parity functions, and comparators. An LE in dynamic
arithmetic mode uses four 2-input LUTs configurable as a dynamic
adder/subtractor. The first two 2-input LUTs compute two summations
based on a possible carry-in of 1 or 0; the other two LUTs generate carry
outputs for the two chains of the carry select circuitry. As shown in
Figure 2–7, the LAB carry-in signal selects either the carry-in0 or
carry-in1
chain. The selected chain’s logic level in turn determines
which parallel sum is generated as a combinatorial or registered output.
For example, when implementing an adder, the sum output is the
selection of two possible calculated sums: data1 + data2 + carry-in0
or data1 + data2 + carry-in1. The other two LUTs use the data1 and
data2
signals to generate two possible carry-out signals—one for a carry
of 1 and the other for a carry of 0. The carry-in0 signal acts as the carry
select for the carry-out0 output and carry-in1 acts as the carry select
for the carry-out1 output. LEs in arithmetic mode can drive out
registered and unregistered versions of the LUT output.
The dynamic arithmetic mode also offers clock enable, counter enable,
synchronous up/down control, synchronous clear, synchronous load,
and dynamic adder/subtractor options. The LAB local interconnect data
inputs generate the counter enable and synchronous up/down control
signals. The synchronous clear and synchronous load options are LAB-
wide signals that affect all registers in the LAB. The Quartus II software
automatically places any registers that are not used by the counter into
other LABs. The addnsub LAB-wide signal controls whether the LE acts
as an adder or subtractor.
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PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
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参数描述 |
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| EP1S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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