参数资料
| 型号： | EP1S30F780I6N |
| 厂商： | Altera |
| 文件页数： | 560/864页 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 30K LE 780-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 产品变化通告： | Package Height Change 03/March/2008 |
| 标准包装： | 18 |
| 系列： | Stratix® |
| LAB/CLB数： | 3247 |
| 逻辑元件/单元数： | 32470 |
| RAM 位总计： | 3317184 |
| 输入/输出数： | 597 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 780-BBGA |
| 供应商设备封装： | 780-FBGA（29x29） |
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7–24
Altera Corporation
Stratix Device Handbook, Volume 2
September 2004
Finite Impulse Response (FIR) Filters
Polyphase Interpolation Filter Implementation Results
Table 7–11 shows the results of the polyphase interpolation filter
implementation in a Stratix device shown in Figure 7–13.
Polyphase Interpolation Filter Design Example
Download the Interpolation FIR Filter (interpolation_fir.zip) design
example from the Design Examples section of the Altera web site at
www.altera.com.
Polyphase FIR Decimation Filters
A decimation filter can be used to decrease the sample rate. A decimation
filter is efficiently implemented with a polyphase FIR filter. DSP systems
frequently use polyphase filters because they simplify overall system
design and also reduce the number of computations per cycle required of
the hardware. This section first describes decimation filters and then how
to implement them as polyphase filters in Stratix devices. See the
“Polyphase FIR Interpolation Filters” section for a discussion of
interpolation filters.
Decimation Filter Basics
A decimation filter decreases the output sample rate by a factor of D
through keeping only every D-th input sample. Consequently, the
samples at the output of the decimation filter are separated by D
× T
s=
D
/fs, where Ts and fs are the sample period and sample frequency of the
original signal, respectively. Figure 7–14 shows the concept of signal
decimation.
The signal needs to be low pass filtered before downsampling can begin
in order to avoid the reflections of the original spectrum from being
aliased back into the output signal.
Table 7–11. Polyphase Interpolation Filter Implementation Results
Part
EP1S10F780
Utilization
Lcell: 3/10570 (<1%)
DSP Block 9-bit elements: 8/48 (17%)
Memory bits: 288/920448 (<1%)
Performance
240 MHz (1)
Note to Table 7–11:
(1)
This refers to the performance of the DSP blocks, as well as the output clock rate.
The input rate is 60 MSPS, clocked in at 60MHz.
相关PDF资料 |
PDF描述 |
|---|---|
| 24LC02BT-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP1S30F780C5N | IC STRATIX FPGA 30K LE 780-FBGA |
| 24AA02T-I/MS | IC EEPROM 2KBIT 400KHZ 8MSOP |
| EP2SGX60EF1152I4N | IC STRATIX II GX 60K 1152-FBGA |
| ASM36DTBS | CONN EDGECARD 72POS R/A .156 SLD |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1S-3G1 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2 | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-3G2T | 制造商:NEC 制造商全称:NEC 功能描述:LOW SOUND PRESSURE |
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