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参数资料
| 型号： | EVAL-AD5560EBUZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 5/68页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD5560 |
| 标准包装： | 1 |
| 主要目的： | 电源管理，电源监控器/跟踪器/序列发生器 |
| 已用 IC / 零件： | AD5560 |
| 次要属性： | 串行接口 |
| 已供物品： | 板 |
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Data Sheet
AD5560
Rev. D | Page 13 of 68
TIMING CHARACTERISTICS
HCAVDDx ≤ AVSS + 33 V, HCAVSSx ≥ AVSS, AVDD ≥ 8 V, AVSS ≤ 5 V, |AVDD AVSS| ≥ 16 V and ≤ 33 V, VREF = 5 V (TJ = 25°C to 90°C,
maximum specifications, unless otherwise noted).
Table 2. SPI Interface
Parameter1, 2, 3
DV
CC = 2.3 V
to 2.7 V
DV
CC = 2.7 V
to 3.3 V
DV
CC = 4.5 V
to 5.5 V
Unit
Description
t
UPDATE
600
ns max
Channel update cycle time
t
1
25
20
ns min
SCLK cycle time; 60/40 duty cycle
t
2
10
8
ns min
SCLK high time
t
3
10
8
ns min
SCLK low time
t
4
10
ns min
SYNC falling edge to SCLK falling edge setup time
t
5
15
ns min
Minimum SYNC high time
t
6
5
ns min
24th SCLK falling edge to SYNC rising edge
t
7
5
ns min
Data setup time
t
4.5
ns min
Data hold time
40
35
30
ns max
SYNC rising edge to BUSY falling edge
t
10
1.5
μs max
BUSY pulse width low for DAC x1 write
280
ns max
BUSY pulse width low for other register write
t
11
25
20
10
ns min
RESET pulse width low
t
12
400
s max
RESET time indicated by BUSY low
t
13
250
ns min
Minimum SYNC high time in readback mode
t
45
35
25
ns max
SCLK rising edge to SDO valid
t
15
30
ns max
SYNC rising edge to SDO high-Z
LOAD TIMING
t
16
20
ns min
LOAD pulse width low
t
17
150
ns min
BUSY rising edge to force output response time
t
18
0
ns min
BUSY rising edge to LOAD falling edge
t
19
150
ns min
LOAD rising edge to FORCE output response time
150
ns min
LOAD rising edge to current range response
1 Guaranteed by design and characterization, not production tested.
2 All input signals are specified with t
R = tF = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
4 This is measured with the load circuit shown in Figure 2.
5 This is measured with the load circuit shown in Figure 3.
6 Longer SCLK cycle time is required for correct operation of readback mode; consult timing diagrams and timing specifications.
TIMING DIAGRAMS
TO OUTPUT
PIN
DVCC
RLOAD
2.2k
CLOAD
50pF
VOL
07779-
002
Figure 2. Load Circuit for Open Drain
07779-
003
VOH (MIN) – VOL (MAX)
2
200A
IOL
200A
IOL
TO OUTPUT
PIN
CLOAD
50pF
Figure 3. Load Circuit for CMOS
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PDF描述 |
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参数描述 |
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| EVAL-AD5570SDZ | 功能描述:BOARD EVAL FOR AD5570 RoHS:是 类别:编程器，开发系统 >> 评估板 - 数模转换器 (DAC) 系列:- 产品培训模块:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 标准包装:1 系列:- DAC 的数量:4 位数:12 采样率（每秒）:- 数据接口:串行，SPI? 设置时间:3µs DAC 型:电流/电压 工作温度:-40°C ~ 85°C 已供物品:板 已用 IC / 零件:MAX5581 |
| EVAL-AD5590EBZ | 功能描述:BOARD EVAL FOR AD5590 RoHS:是 类别:编程器，开发系统 >> 评估板 - 模数转换器 (ADC) 系列:- 产品培训模块:Obsolescence Mitigation Program 标准包装:1 系列:- ADC 的数量:1 位数:12 采样率（每秒）:94.4k 数据接口:USB 输入范围:±VREF/2 在以下条件下的电源（标准）:- 工作温度:-40°C ~ 85°C 已用 IC / 零件:MAX11645 已供物品:板，软件 |
| EVAL-AD5620EB | 制造商:AD 制造商全称:Analog Devices 功能描述:Single, 12-/14-/16-Bit nanoDAC with 5 ppm/C On-Chip Reference in SOT-23 |
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