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参数资料
| 型号： | HM66WP18513BP-65 |
| 元件分类： | SRAM |
| 英文描述： | 512K X 18 ZBT SRAM, 6.5 ns, PBGA119 |
| 封装： | BGA-119 |
| 文件页数： | 14/31页 |
| 文件大小： | 268K |
| 代理商： | HM66WP18513BP-65 |
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HM66WP18513, HM66WP36257
Rev.0.3, Mar. 2002, page 21 of 31
Read-Write Cycle
CH
CL
CLK
ADV/
Q
t CYC
t
Address
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A1
A3
A4
A2
t HA
t SA
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*
2
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t
t SCE HCE
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t CLZ
t CHZ
t ACK
t CHZ
Q (A1)
Q (A3 )
Single READ Single WRITE
Single READ
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H or L
Undefined
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;;
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t
t SW HW
D (A2)
D (A4+2)
D (A4)
D (A4+3)
D
High-Z
t
t SD HD
BURST WRITE
Notes: 1. Q (A3) refers to output from address A3.
2.
and CE2 have timing identical to
. On this diagram, when
is LOW,
is LOW and CE2 is
HIGH. When
is HIGH,
is HIGH and CE2 is LOW.
3. Timing is shown assuming that the device was not enabled before entering into this sequence.
does not cause Q to be driven until after the following clock rising edge.
4. ZZ is LOW.
*
3
*
3
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High-Z
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