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参数资料
| 型号： | IDT49C465PQF8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 算术逻辑单元 |
| 英文描述： | 49C SERIES, 32-BIT ERROR DETECT AND CORRECT CKT, PQFP144 |
| 封装： | PLASTIC, QFP-144 |
| 文件页数： | 25/39页 |
| 文件大小： | 299K |
| 代理商： | IDT49C465PQF8 |
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31
IDT49C465/A
32-BIT FLOW-THRU ERROR DETECTION AND CORRECTION UNIT
COMMERCIAL TEMPERATURE RANGE
AC TIMING DIAGRAMS—32-BIT CONFIGURATION
Figure 9. 32-Bit Correct Timing
Parameter
Name
Propagation D elay
From
To
Min./
Max.
MO E - H igh to M D OUT D isabled
tMEM xZ
MD IN Set-up to M LE = Low
tMMLS
tMMLH
C heckbit Set-up to M LE = Low
tC M LS
tCM LH
C heckbit Hold to M LE = Low
max.
min.
CBI
MLE
PLE
BEN
MOE
MD 0-31
to
1
2
3
4
5
Valid
C heckbits In
to
1234
5
tCM LS
tCM LH
(O UTPU T)
Valid
DATAIN
tM EM xZ
MD IN Hold to M LE = Low
tM M LS
tMMLH
SOE
P0-3
CO R RECTE D D ATAOUT
Parity O ut
tSEP
tBEPZx
tPLP
tMLP
tM P
tM LS
(1)
tPLS
(1)
tMLS
(1)
tPLS
(1)
tBESZx
tSESZx
tCS
tM S
tM P
tMLP
tPLP
tBEPZx
tSEP
tC S
tM S
tBESZx
tSESZx
MLEIN = H igh to SDOUT
(1)
PLE = Low to SD OUT
(1)
BEN = H igh to SD OUT Enabled
SO E = Low to SD OUT Enabled
CBI to C orrected SD OUT
MD IN to C orrected SD OUT
MD IN to Parity O ut
MLE = H igh to Parity O ut
PLE = Low to Parity Out
BEN = H igh to Parity Out
SO E = Low to Parity O ut
max.
NOTE:
1. Assumes that Memory Data and Checkbits are valid at least 3ns before MLE goes HIGH.
相关PDF资料 |
PDF描述 |
|---|---|
| IDT49FCT818AEB | 8-BIT, DSP-PIPELINE REGISTER, CDFP24 |
| IDT49FCT818P | 8-BIT, DSP-PIPELINE REGISTER, PDIP24 |
| IDT49FCT818L | 8-BIT, DSP-PIPELINE REGISTER, CQCC28 |
| IDT49FCT818LB | 8-BIT, DSP-PIPELINE REGISTER, CQCC28 |
| IDT49FCT818PB | 8-BIT, DSP-PIPELINE REGISTER, PDIP24 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| IDT49C465PQFB | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:32-BIT FLOW-THRU ERROR DETECTION AND CORRECTION UNIT |
| IDT49C466 | 制造商:IDT 制造商全称:Integrated Device Technology 功能描述:64-BIT FLOW-THRU ERROR DETECTION AND CORRECTION UNIT |
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