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参数资料
| 型号： | IDT70P257L55BYGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/23页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 55NS 100BGA |
| 标准包装： | 90 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 128K（8K x 16） |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 100-VFBGA |
| 供应商设备封装： | 100-CABGA（6x6） |
| 包装： | 托盘 |
| 其它名称： | 70P257L55BYGI 800-1374 |
IDT70P257/247L
Low Power 1.8V 8K/4K x 16 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t AA (4)
t RC
Industrial Temperature Range
t ACE
CE
(4)
t AOE
t ABE
(4)
OE
(4)
UB , LB
R/ W
VALID DATA
DATA OUT
t LZ
(1)
(4)
t OH
(2)
t HZ
t BDD
BUSY OUT
(3,4)
5684 drw 05
,
NOTES:
1. Timing depends on which signal is asserted last, OE , CE , LB , or UB .
2. Timing depends on which signal is de-asserted first CE , OE , LB , or UB .
3. t BDD delay is required only in cases where opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has no relation
to valid output data.
4. Start of valid data depends on which timing becomes effective last t ABE , t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
9
6.42
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PDF描述 |
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参数描述 |
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