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参数资料
型号： IDT72V51246L6BB8
厂商： IDT, Integrated Device Technology Inc
文件页数： 8/56页
文件大小： 0K
描述： IC FLOW CTRL MULTI QUEUE 256-BGA
标准包装： 1,000
类型： 多队列流量控制
安装类型： 表面贴装
封装/外壳： 256-BBGA
供应商设备封装： 256-BGA（17x17）
包装： 带卷 (TR)
其它名称： 72V51246L6BB8
16
IDT72V51236/72V51246/72V51256 3.3V, MULTI-QUEUE FLOW-CONTROL DEVICES
(4 QUEUES) 36 BIT WIDE CONFIGURATION 589,824, 1,179,648 and 2,359,296 bits
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
AC ELECTRICAL CHARACTERISTICS (CONTINUED)
(Commercial: VCC = 3.3V ± 0.15V, TA = 0
°C to +70°C;Industrial: VCC = 3.3V ± 0.15V, TA = 40°C to +85°C; JEDEC JESD8-A compliant)
Commercial
Com'l & Ind'l(1)
IDT72V51236L6
IDT72V51236L7-5
IDT72V51246L6
IDT72V51246L7-5
IDT72V51256L6
IDT72V51256L7-5
Symbol
Parameter
Min.
Max.
Min.
Max.
Unit
NOTES:
1. Industrial temperature range product for the 7-5ns is available as a standard device. All other speed grades are available by special order.
2. Values guaranteed by design, not currently tested.
tPAELZ(2)
RCLK to
PAE Flag Bus to Low-Impedance
0.6
3.7
0.6
4
ns
tPAEHZ(2)
RCLK to
PAE Flag Bus to High-Impedance
0.6
3.7
0.6
4
ns
tPAFLZ(2)
WCLK to
PAF Flag Bus to Low-Impedance
0.6
3.7
0.6
4
ns
tPAFHZ(2)
WCLK to
PAF Flag Bus to High-Impedance
0.6
3.7
0.6
4
ns
tFFHZ(2)
WCLK to Full Flag to High-Impedance
0.6
3.7
0.6
4
ns
tFFLZ(2)
WCLK to Full Flag to Low-Impedance
0.6
3.7
0.6
4
ns
tOVLZ(2)
RCLK to Output Valid Flag to Low-Impedance
0.6
3.7
0.6
4
ns
tOVHZ(2)
RCLK to Output Valid Flag to High-Impedance
0.6
3.7
0.6
4
ns
tFSYNC
WCLK to
PAF Bus Sync to Output
0.6
3.7
0.6
4
ns
tFXO
WCLK to
PAF Bus Expansion to Output
0.6
3.7
0.6
4
ns
tESYNC
RCLK to
PAE Bus Sync to Output
0.6
3.7
0.6
4
ns
tEXO
RCLK to
PAE Bus Expansion to Output
0.6
3.7
0.6
4
ns
tPR
RCLK to Packet Ready Flag
0.6
3.7
0.6
4
ns
tSKEW1
SKEW
time between RCLK and WCLK for
FF and OV
4.5
—
5.75
—
ns
tSKEW2
SKEW
time between RCLK and WCLK for
PAF and PAE
6
—
7.5
—
ns
tSKEW3
SKEW
time between RCLK and WCLK for
PAF[0:7] and PAE[0:7]
6
—
7.5
—
ns
tSKEW4
SKEW
time between RCLK and WCLK for
PR and OV
6
—
7.5
—
ns
tSKEW5
SKEW
time between RCLK and WCLK for
OV when in Packet Mode
10
—
12
—
ns
tXIS
Expansion Input Setup
1.0
—
1.3
—
ns
tXIH
Expansion Input Hold
0.5
—
0.5
—
ns
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