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参数资料
| 型号： | IDT82P20416DBFG |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 65/121页 |
| 文件大小： | 0K |
| 描述： | IC LIU T1/E1/J1 16CH SH 484BGA |
| 标准包装： | 84 |
| 功能： | 线路接口单元（LIU） |
| 接口： | E1，J1，T1 |
| 电路数： | 16 |
| 电源电压： | 1.8V, 3.3V |
| 功率（瓦特）： | 3.10W |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 484-LFBGA |
| 供应商设备封装： | 484-CABGA（19x19） |
| 包装： | 托盘 |
| 包括： | AIS 警报检测器和发生器，回送功能，PRBS 发生器 / 检测器，远程检测器和发生器 |
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IDT82P20416
16-CHANNEL SHORT HAUL T1/E1/J1 LINE INTERFACE UNIT
Functional Description
48
December 17, 2009
3.6.2
MCLK, MASTER CLOCK INPUT
MCLK provides a stable reference timing for the IDT82P20416.
MCLK should be a clock with +/-32 ppm (in T1/J1 mode) or +/-50 ppm
(in E1 mode) accuracy. The clock frequency of MCLK is set by pins
MCKSEL[3:0] and can be N x 1.544 MHz or N x 2.048 MHz with 1
≤ N ≤
8 (N is an integer number). Refer to MCKSEL[3:0] pin description for
details.
If there is a loss of MCLK (duty cycle is less than 30% for 10 s), the
device will enter power down. In this case, both the receive and transmit
circuits are turned off. The pins on the line interface will be in High-Z
state. The pins on receive system interface will be in High-Z state or in
low level, as selected by the RHZ bit (b6, RCF0,...). The input on the
transmit system interface is ignored and the output on the transmit
system interface will be in High-Z state. Refer to Section 3.2.7 Receiver
Power Down and Section 3.3.7 Transmitter Power Down for details.
If MCLK recovers after loss of MCLK the device will be reset auto-
matically.
3.6.3
XCLK, INTERNAL REFERENCE CLOCK INPUT
XCLK is derived from MCLK. For the respective channel, it is 1.544
MHz in T1/J1 mode or 2.048 MHz in E1 mode. XCLK is used as select-
able reference clock for
pattern /AIS generation
RCLKn in LLOS
Loss of TCLKn to determine Transmit Output High-Z.
相关PDF资料 |
PDF描述 |
|---|---|
| IDT82P20516DBFG | IC LIU T1/E1/J1 16CH SH 484BGA |
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参数描述 |
|---|---|
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