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参数资料
| 型号： | IDT82V3255DK |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP64 |
| 封装： | TQFP-64 |
| 文件页数： | 40/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255DK |
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IDT82V3255
WAN PLL
Functional Description
40
June 19, 2006
3.14
INTERRUPT SUMMARY
The interrupt sources of the device are as follows:
T4 DPLL locking status change
Input clocks for T0 path validity change
T0 selected input clock fail
Input clocks for T4 path change to be no qualified input clock
available
T0 DPLL operating mode switch
External sync alarm
All of the above interrupt events are indicated by the corresponding
interrupt status bit. If the corresponding interrupt enable bit is set, any of
the interrupts can be reported by the INT_REQ pin. The output charac-
teristics on the INT_REQ pin are determined by the HZ_EN bit and the
INT_POL bit.
Interrupt events are cleared by writing a ‘1’ to the corresponding
interrupt status bit. The INT_REQ pin will be inactive only when all the
pending enabled interrupts are cleared.
In addition, the interrupt of T0 selected input clock fail can be
reported by the TDO pin, as determined by the LOS_FLAG_TO_TDO
bit.
3.15
T0 AND T4 SUMMARY
The main features supported by the T0 path are as follows:
Phase lock alarm;
Forced or Automatic input clock selection/switch;
3 primary and 3 secondary, temporary DPLL operating modes,
switched automatically or under external control;
Automatic switch between starting, acquisition and locked band-
widths/damping factors;
Programmable DPLL bandwidths from 0.1 Hz to 560 Hz in 11
steps;
Programmable damping factors: 1.2, 2.5, 5, 10 and 20;
Fast loss, coarse phase loss, fine phase loss and hard limit
exceeding monitoring;
Output phase and frequency offset limited;
Automatic Instantaneous, Automatic Slow Averaged, Automatic
Fast Averaged or Manual holdover frequency offset acquiring;
PBO to minimize output phase transients;
Programmable output phase offset;
Low jitter multiple clock outputs with programmable polarity;
Low jitter 2 kHz and 8 kHz frame sync signal outputs with pro-
grammable pulse width and polarity;
The main features supported by the T4 path are as follows:
Forced or Automatic input clock selection/switch;
Locking to T0 DPLL output;
3 DPLL operating modes, switched automatically or under exter-
nal control;
Programmable DPLL bandwidth: 18 Hz, 35 Hz, 70 Hz and 560
Hz;
Programmable damping factor: 1.2, 2.5, 5, 10 and 20;
Fast loss, coarse phase loss, fine phase loss and hard limit
exceeding monitoring;
Output phase and frequency offset limited;
Automatic Instantaneous holdover frequency offset;
Low jitter multiple clock outputs with programmable polarity.
Table 30: Related Bit / Register in Chapter 3.14
Bit
Register
Address (Hex)
HZ_EN
INT_POL
INTERRUPT_CNFG
0C
LOS_FLAG_TO_TDO
MON_SW_PBO_CNFG
0B
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| IDT82V3255DKG8 | 功能描述:IC PLL WAN SMC STRATUM 3 64-TQFP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:1,500 系列:- 类型:时钟缓冲器/驱动器 PLL:是 主要目的:- 输入:- 输出:- 电路数:- 比率 - 输入:输出:- 差分 - 输入:输出:- 频率 - 最大:- 电源电压:3.3V 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:28-SSOP（0.209"，5.30mm 宽） 供应商设备封装:28-SSOP 包装:带卷 (TR) 其它名称:93786AFT |
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