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参数资料
| 型号： | IDT82V3255DK |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 通信及网络 |
| 英文描述： | WAN PLL |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PQFP64 |
| 封装： | TQFP-64 |
| 文件页数： | 44/127页 |
| 文件大小： | 868K |
| 代理商： | IDT82V3255DK |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页
IDT82V3255
WAN PLL
Microprocessor Interface
44
June 19, 2006
Figure 16. Serial Write Timing Diagram
Table 31: Read Timing Characteristics in Serial Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
d1
t
d2
t
pw1
t
pw2
t
h1
t
h2
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
5
ns
Valid SDI to valid SCLK setup time
Valid
CS
to valid SCLK setup time
4
ns
14
ns
Valid SCLK to valid data delay time
CS
rising edge to SDO high impedance delay time
10
ns
10
ns
SCLK pulse width low
3.5T + 5
ns
SCLK pulse width high
3.5T + 5
ns
Valid SDI after valid SCLK hold time
Valid
CS
after valid SCLK hold time (CLKE = 0/1)
Time between consecutive Read-Read or Read-Write accesses
(
CS
rising edge to
CS
falling edge)
6
ns
5
ns
t
TI
10
ns
Table 32: Write Timing Characteristics in Serial Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
pw1
t
pw2
t
h1
t
h2
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
5
ns
Valid SDI to valid SCLK setup time
Valid
CS
to valid SCLK setup time
4
ns
14
ns
SCLK pulse width low
3.5T
ns
SCLK pulse width high
3.5T
ns
Valid SDI after valid SCLK hold time
Valid
CS
after valid SCLK hold time
Time between consecutive Write-Write or Write-Read accesses
(
CS
rising edge to
CS
falling edge)
6
ns
5
ns
t
TI
10
ns
CS
SCLK
SDI
SDO
High-Z
R/
W
A0
A1
A2
A3
A4
A5
A6
D0
D1
D2
D3
D4
D5
D6
D7
t
su2
t
su1
t
h1
t
h2
t
pw2
t
pw1
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