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参数资料
| 型号： | LTC1735CGN-1#TRPBF |
| 厂商： | Linear Technology |
| 文件页数： | 21/28页 |
| 文件大小： | 0K |
| 描述： | IC REG CTRLR BUCK PWM CM 16-SSOP |
| 标准包装： | 2,500 |
| PWM 型： | 电流模式 |
| 输出数： | 1 |
| 频率 - 最大： | 335kHz |
| 占空比： | 99.4% |
| 电源电压： | 3.5 V ~ 30 V |
| 降压： | 是 |
| 升压： | 无 |
| 回扫： | 无 |
| 反相： | 无 |
| 倍增器： | 无 |
| 除法器： | 无 |
| Cuk： | 无 |
| 隔离： | 无 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 16-SSOP（0.154"，3.90mm 宽） |
| 包装： | 带卷 (TR) |
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LTC1735-1
APPLICATIO S I FOR ATIO
decreases the output voltage starts at a level lower than
nominal so the output voltage can have more overshoot
and stay within the specified voltage range. Less output
capacitance is required when voltage positioning is used
because more voltage variation is allowed on the output
capacitors.
Active voltage positioning can be implemented using the
accuracy is ± 1%. Using 1% tolerance resistors, the total
feedback divider accuracy is about 1% because both
feedback resistors are close to the same value. The result-
ing setpoint accuracy is ± 2% so the output transient
voltage cannot exceed ± 0.082V. For V OUT = 1.5V, the
maximum output voltage change controlled by the I TH pin
would be:
= ± 56 mV
OPTI-LOOParchitectureoftheLTC1735-1andtworesis-
tors connected to the I TH pin. An input voltage offset is
introduced when the error amplifier has to drive a resistive
load. This offset voltage is limited to ± 30mV at the input
of the error amplifier. The resulting change in output
voltage is the product of input offset voltage and the
? V OSENSE =
=
Input Offset Voltage ? V OUT
V REF
± 0 . 03 V ? 1 . 5
0 . 8 V
feedback voltage divider ratio.
Figure 8 shows a CPU-core-voltage regulator with active
voltage positioning. Resistors R1 and R5 force the input
voltage offset that adjusts the output voltage according to
the load current level. To select values for R1 and R5, first
determine the amount of output deregulation allowed. The
actual specification for a typical microprocessor allows
the output to vary ± 0.112V. The LTC1735-1 reference
R3 680k
With optimum resistor values at the I TH pin, the output
voltage will swing from 1.55V at minimum load to 1.44V
at full load. At this output voltage, active voltage position-
ing provides an additional ± 56mV to the allowable tran-
sient voltage on the output capacitors, a 68% improvement
over the ± 82mV allowed without active voltage
positioning.
V IN
7.5V TO
R1
27k
PGOOD
R4 100k
R5 100k
C7
0.1 μ F
C12 TO C14
10 μ F
35V
24V
GND
+ C10
4.7 μ F
1 μ F
R6
C2
0.1 μ F
R2
100k
C4
100pF
C6
47pF
C1
39pF
C3
100pF
C5
1000pF
1
2
3
4
5
6
7
C OSC TG
RUN/SS BOOST
I TH SW
U1
LTC1735-1
PGOOD V IN
SENSE – INTV CC
SENSE + BG
V OSENSE PGND
16
15
14
13
12
11
10
C8
0.22 μ F
D1
CMDSH-3
C9
10V
Q1
FDS6680A
D2
MBRS340
Q2, Q3
FDS6680A
× 2
C9, C19: TAIYO YUDEN JMK107BJ105
C10: KEMET T494A475M010AS
C12 TO C14: TAIYO YUDEN GMK325F106
C15 TO C18: PANASONIC EEFUE0G181R
D1: CENTRAL SEMI CMDSH-3
D2: MOTOROLA MBRS340
L1: PANASONIC ETQP6F1R0SA
Q1 TO Q3: FAIRCHILD FDS6680A
R5: IRC LRF2512-01-R003-J
U1: LINEAR TECHNOLOGY LTC1735CS-1
L1
1 μ H 0.003 ?
C11
330pF
R7
10k
+
R8
11.5k
C15 TO
C18
180 μ F
4V
C19
1 μ F
V OUT
1.5V
15A
GND
8
SGND
EXTV CC
9
5V (OPTIONAL)
1735-1 F08
Figure 8. CPU-Core-Voltage Regulator with Active Voltage Positioning
21
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