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参数资料
| 型号： | M38D59GF-XXXFP |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 6.25 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件页数： | 21/142页 |
| 文件大小： | 2004K |
| 代理商： | M38D59GF-XXXFP |
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Rev.3.04
May 20, 2008
Page 117 of 134
REJ03B0158-0304
38D5 Group
NOTE:
1. When bit 6 of address 001A16 is “1” (clock synchronous).
Divide this value by four when bit 6 of address 001A16 is “0” (UART).
Table 44
Timing requirements (2)
(VCC = 2.7 to 4.0 V, VSS = 0 V, Ta =
20 to 85°C, unless otherwise noted)
Symbol
Parameter
Limits
Unit
Min.
Typ.
Max.
tW(RESET)
Reset input “L” pulse width
2
s
tC(XIN)
Main clock input cycle time
(XIN input)
125
ns
tWH(XIN)
Main clock input “H” pulse width
50
ns
tWL(XIN)
Main clock input “L” pulse width
50
ns
tC(CNTR)
CNTR0, CNTR1 input cycle time
1000/VCC
ns
tWH(CNTR)
CNTR0, CNTR1 input “H” pulse width
tc(CNTR)/2
20
ns
tWL(CNTR)
CNTR0, CNTR1 input “L” pulse width
tc(CNTR)/2
20
ns
tWH(INT)
INT00, INT01, INT10, INT11, INT2 input “H” pulse width
230
ns
tWL(INT)
INT00, INT01, INT10, INT11, INT2 input “L” pulse width
230
ns
tC(SCLK1)
Serial I/O1 clock input cycle time
2000
ns
tWH(SCLK1)
Serial I/O1 clock input “H” pulse width
950
ns
tWL(SCLK1)
Serial I/O1 clock input “L” pulse width
950
ns
tsu(RXD-SCLK1)
Serial I/O1 input setup time
400
ns
th(SCLK1-RXD)
Serial I/O1 input hold time
200
ns
tC(SCLK2)
Serial I/O2 clock input cycle time
2000
ns
tWH(SCLK2)
Serial I/O2 clock input “H” pulse width
950
ns
tWL(SCLK2)
Serial I/O2 clock input “L” pulse width
950
ns
tsu(SIN2-SCLK2)
Serial I/O2 input setup time
400
ns
th(SCLK2-SIN2)
Serial I/O2 input hold time
200
ns
FLASH MEMORY VERSION
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