参数资料
型号: MC68307PU16
厂商: MOTOROLA INC
元件分类: 微控制器/微处理器
英文描述: 16-BIT, 16.67 MHz, MICROCONTROLLER, PQFP100
封装: TQFP-100
文件页数: 208/264页
文件大小: 949K
代理商: MC68307PU16
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Bus Operation
3-10
MC68307 USER’S MANUAL
MOTOROLA
STATE 15
During S15, the data bus is driven out of the high-impedance state as the data
to be written are placed on the bus.
STATE 16
At the rising edge of S16, the processor asserts UDS/LDS. The processor
waits for DTACK or BERR. If neither termination signal is asserted before the
falling edge at the close of S16, the processor inserts wait states (full clock
cycles) until either DTACK or BERR is asserted.
Case W1: DTACK with or without BERR.
STATE 17
During S17, no bus signals are altered.
STATE 18
During S18, no bus signals are altered.
STATE 19
On the falling edge of the clock entering S19, the processor negates AS and
UDS/LDS. As the clock rises at the end of S19, the processor places the data
bus in the high-impedance state, and drives R/W high. The device negates
DTACK or BERR at this time.
Case R2: DTACK and BERR on read.
STATE 5
During S5, no bus signals are altered.
STATE 6
During S6, no bus signals are altered, and data from the device is ignored.
STATE 7
AS and UDS/LDS are negated. The cycle terminates without the write portion.
Case R3: BERR only on read.
STATE 5
During S5, no bus signals are altered.
STATE 6
During S6, no bus signals are altered.
STATE 7
During S7, no bus signals are altered.
STATE 8
During S8, no bus signals are altered.
STATE 9
AS and UDS/LDS are negated. The cycle terminates without the write portion.
Case W2: BERR only on write.
STATE 17
During S17, no bus signals are altered.
STATE 18
During S18, no bus signals are altered.
STATE 19
During S19, no bus signals are altered.
STATE 20
During S20, no bus signals are altered.
STATE 21
The processor negates AS and UDS/LDS.
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PDF描述
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