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参数资料
| 型号： | MC68MH360VR25L |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 48/158页 |
| 文件大小： | 0K |
| 描述： | IC MPU QUICC 25MHZ 357-PBGA |
| 标准包装： | 44 |
| 系列： | M683xx |
| 处理器类型： | M683xx 32-位 |
| 速度： | 25MHz |
| 电压： | 5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 357-BBGA |
| 供应商设备封装： | 357-PBGA（25x25） |
| 包装： | 托盘 |
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Appendix C. Connecting ISDN Multiple S/T or U Interfaces to QUICC32
However, this conguration works only if the single master S/T or U interface is guaranteed
to be active, constantly generating synchronized DCL and FSC signals for the network.
Since the designated master transceiver cannot be guaranteed active, all transceivers must
be congured in slave mode, and the problem of synchronization remains.
DCL and FSC must be generated from within the network and cannot be derived from an
independent source (e.g., crystal or oscillator). However, the S/T and U interfaces, even in
slave mode, provide a way to generate these signals as explained in the following sections.
C.3.1 MC145574 S/T Interface
To facilitate the generation of timing signals required by the slave IDL interface, TCLK is
provided in the S/T interface. The TCLK signal will output a clock synchronized to the
received data transmitted by the NT. That clock is output only when the S/T interface is
active and when the DCL and FSC signals are present (both conditions are required
simultaneously). This TCLK signal can be used to provide network timing. Its frequency is
selectable via the SCP.
The TCLK signal of the MC145574 is enabled by setting OR7[5]. BR13[5] and BR7[2]
determine the TCLK frequency as shown in Table C-1.
A TCLK signal congured as a 2.048-MHz clock can be used as the DCL for the IDL bus.
Dividing the TCLK signal by 256 provides the 8-KHz frame sync FSC. Since the FSC must
have a pulse between one DCL and eight DCLs in width, additional logic may be needed
after the divider to generate a signal with a correct duty cycle.
Figure C-4 and Figure C-5 show a schematic and a timing diagram, respectively, for a logic
design used to generate a 8-KHz FSC with a 1-DCL width pulse from a 2.048-MHz clock
(TCLK).
Table C-1. TCLK Frequencies Selected by BR13[5] and BR7[2]
BR13[5]
BR7[2]
TCLK
0
2.56 MHz
0
1
2.048 MHz
1
0
1.536 MHz
1
512 KHz
F
re
e
sc
a
le
S
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m
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o
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相关PDF资料 |
PDF描述 |
|---|---|
| MC68MH360CVR25L | IC MPU QUICC 25MHZ 357-PBGA |
| HMC40DTEI | CONN EDGECARD 80POS .100 EYELET |
| FMC50DRAS-S734 | CONN EDGECARD 100PS .100 R/A SLD |
| EMC40DTEF | CONN EDGECARD 80POS .100 EYELET |
| AMM22DREI | CONN EDGECARD 44POS .156 EYELET |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68MH360VR25LR2 | 功能描述:微处理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MC68MH360VR25VL | 功能描述:微处理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MC68MH360VR33L | 功能描述:微处理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MC68MH360VR33LR2 | 功能描述:微处理器 - MPU QUICC 2SMC 1SPI RoHS:否 制造商:Atmel 处理器系列:SAMA5D31 核心:ARM Cortex A5 数据总线宽度:32 bit 最大时钟频率:536 MHz 程序存储器大小:32 KB 数据 RAM 大小:128 KB 接口类型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作电源电压:1.8 V to 3.3 V 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-324 |
| MC68MH360ZP25L | 功能描述:IC MPU 32BIT QUICC 357-PBGA RoHS:否 类别:集成电路 (IC) >> 嵌入式 - 微处理器 系列:M683xx 标准包装:2 系列:MPC8xx 处理器类型:32-位 MPC8xx PowerQUICC 特点:- 速度:133MHz 电压:3.3V 安装类型:表面贴装 封装/外壳:357-BBGA 供应商设备封装:357-PBGA（25x25） 包装:托盘 |
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