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参数资料
| 型号： | MC9328MX21VH |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 266 MHz, MICROPROCESSOR, PBGA289 |
| 封装： | 17 X 17 MM, 1.45 MM HEIGHT, 0.80 MM PITCH, MAPBGA-289 |
| 文件页数： | 61/106页 |
| 文件大小： | 1932K |
| 代理商： | MC9328MX21VH |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页当前第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页
MC9328MX21 Product Preview, Rev. 1.1
58
Freescale Semiconductor
Specifications
32
SRXD hold after (Tx) CK falling
0
–
0
–
ns
Synchronous External Clock Operation (SSI1 Ports)
33
SRXD setup before (Tx) CK falling
2.59
–
2.28
–
ns
34
SRXD hold after (Tx) CK falling
0
–
0
–
ns
1. All the timings for the SSI are given for a non-inverted serial clock polarity (TSCKP/RSCKP = 0) and a non-inverted frame sync
(TFSI/RFSI = 0). If the polarity of the clock and/or the frame sync have been inverted, all the timing remains valid by inverting
the clock signal STCK/SRCK and/or the frame sync STFS/SRFS shown in the tables and in the figures.
Table 34. SSI to SSI2 Ports Timing Parameter Table
Ref
No.
Parameter
1.8V +/- 0.10V
3.0V +/- 0.30V
Unit
Minimum
Maximum
Minimum
Maximum
Internal Clock Operation1 (SSI2 Ports)
1
(Tx/Rx) CK clock period1
90.91
–
90.91
–
ns
2
(Tx) CK high to FS (bl) high
0.01
0.15
0.01
0.15
ns
3
(Rx) CK high to FS (bl) high
-0.21
0.05
-0.21
0.05
ns
4
(Tx) CK high to FS (bl) low
0.01
0.15
0.01
0.15
ns
5
(Rx) CK high to FS (bl) low
-0.21
0.05
-0.21
0.05
ns
6
(Tx) CK high to FS (wl) high
0.01
0.15
0.01
0.15
ns
7
(Rx) CK high to FS (wl) high
-0.21
0.05
-0.21
0.05
ns
8
(Tx) CK high to FS (wl) low
0.01
0.15
0.01
0.15
ns
9
(Rx) CK high to FS (wl) low
-0.21
0.05
-0.21
0.05
ns
10
(Tx) CK high to STXD valid from high impedance
0.34
0.72
0.34
0.72
ns
11a
(Tx) CK high to STXD high
0.34
0.72
0.34
0.72
ns
11b
(Tx) CK high to STXD low
0.34
0.72
0.34
0.72
ns
12
(Tx) CK high to STXD high impedance
0.34
0.48
0.34
0.48
ns
13
SRXD setup time before (Rx) CK low
21.50
–
21.50
–
ns
14
SRXD hold time after (Rx) CK low
0–0–
ns
Table 33. SSI to SSI1 Ports Timing Parameter Table (Continued)
Ref
No.
Parameter
1.8V +/- 0.10V
3.0V +/- 0.30V
Unit
Minimum
Maximum
Minimum
Maximum
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PDF描述 |
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参数描述 |
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