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参数资料
| 型号： | MPC563MZP66R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封装： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388 |
| 文件页数： | 1372/1496页 |
| 文件大小： | 20425K |
| 代理商： | MPC563MZP66R2 |
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MOTOROLA
Chapter 20. Dual-Port TPU3 RAM (DPTRAM)
20-5
Programming Model
20.3.2
DPTRAM Test Register (DPTTCR)
DPTTCR (test register, address 0x30 0002) is used only during factory testing of the
MPC561/MPC563, and, if written, will generate a bus error.
20.3.3
RAM Base Address Register (RAMBAR)
The RAMBAR register is used to specify the 16 MSBs of the starting DPTRAM array
location in the memory map. In order to be accessible in the MPC561/MPC563 memory
map, this register must be programed to 0xFFA0.
This register can be written only once after a reset. This prevents runaway software from
inadvertently re-mapping the array. Since the locking mechanism is triggered by the first
write after reset, the base address of the array should be written in a single operation.
Writing only one half of the register will prevent the other half from being written.
6
MISEN
Multiple input signature enable. MISEN is readable and writable at any time. The MISC will only
operate when this bit is set and the MPC561/MPC563 is in TPU3 emulation mode. When
enabled, the MISC will continuously cycle through the DPTRAM addresses, reading each and
adding the contents to the MISR. In order to save power, the MISC can be disabled by clearing
the MISEN bit.
0 MISC disabled
1 MISC enabled
7
RASP
RAM area supervisor/user program/data. The DPTRAM array may be placed in supervisor or
unrestricted Space. When placed in supervisor space, (RASP = 1), only a supervisor may access
the array. If a supervisor program is accessing the array, normal read/write operation will occur.
If a user program is attempting to access the array, the access will be ignored and the address
may be decoded externally.
0 Both supervisor and user access to DPTRAM allowed
1 Supervisor access only to DPTRAM allowed
8:15
—
Reserved. These bits are used for the IARB (interrupt arbitration ID) field in TPU3
implementations that use hardware interrupt arbitration.
MSB
0
123
4567
89
10
11
12
13
14
LSB
15
Field
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
—
RAMDS
SRESET
0000_0000_0000_000
1
Addr
0x30 0004
Figure 20-4. RAM Array Base Address Register (RAMBAR)
Table 20-2. DPTMCR Bit Settings (continued)
Bits
Name
Description
相关PDF资料 |
PDF描述 |
|---|---|
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| MPC860SRZQ50D4R2 | 32-BIT, 50 MHz, RISC PROCESSOR, PBGA357 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| MPC5642A | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller |
| MPC5643L | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet |
| MPC5643L_11 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core |
| MPC5643L_12 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller |
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