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参数资料
| 型号： | MPC563MZP66R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封装： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388 |
| 文件页数： | 685/1496页 |
| 文件大小： | 20425K |
| 代理商： | MPC563MZP66R2 |
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6-28
MPC561/MPC563 Reference Manual
MOTOROLA
Memory Map and Register Definitions
13:14
GPC
This bit configures the pins as shown in Table 6-9
15
DLK
Debug register lock
0 Normal operation
1 SIUMCR is locked and can be written only in test mode or when the internal freeze signal is
asserted.
16
—
Reserved
17:18
SC
Single-chip select. This field configures the functionality of the address and data buses.
Changing the SC field while external accesses are performed is not supported. Refer to
19
RCTX
Reset configuration/timer expired. During reset the RSTCONF/TEXP pin functions as
RSTCONF. After reset the pin can be configured to function as TEXP, the timer expired signal
that supports the low-power modes.
0 RSTCONF/TEXP functions as RSTCONF
1 RSTCONF/TEXP functions as TEXP
20:21
MLRC
Multi-level reservation control. This field selects between the functionality of the reservation logic
and IRQ pins, refer to Table 6-11.
22:23
—
Reserved
24
MTSC
Memory transfer start control.
0IRQ2/CR/SGPIOC2/MTS functions according to the MLRC bits setting
1IRQ2/CR/SGPIOC2/MTS functions as MTS
25
NOSHOW
Instruction show cycles disabled. If the NOSHOW bit is set (1), then all instruction show cycles
are NOT transmitted to the external bus.
26
EICEN
Enhanced interrupt controller enable. See Section 6.1.4.4, “Enhanced Interrupt Controller
Operation,” for more information.
0 Enhanced interrupt controller operates in regular mode (compatible with MPC555/MPC556)
1 Enhanced interrupt controller is enabled
27
LPMASK_EN Low priority request masking enable.
0 Lower priority interrupt request masking is disabled
1 Lower priority interrupt request masking is enabled
28
BURST_EN Burst enable.
0 Burst operation is enabled by the BBCMCR[BE]. Maximum burst length is fixed at 4 beats.
1 USIU initiated burst accesses on the external bus. Maximim burst length can be 4 or 8 beats
and this may be programmed per memory region. Refer to Section 10.2.5, “Burst Support,” for
more information.
Note: Do not assert TEA on the external bus for instruction fetch while
SIUMCR[BURST_EN] = 1. Do not place code at the last 8 words of a memory controller region
while SIUMCR[BURST_EN] = 1.
29:31
—
Reserved
1 WE/BE is selected per memory region by WEBS in the appropriate BR register in the memory controller.
Table 6-7. SIUMCR Bit Descriptions (continued)
Bits
Name
Description
相关PDF资料 |
PDF描述 |
|---|---|
| MC68HC08AB16ACFU | 8-BIT, EEPROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| MPC8250ACZUMIBX | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA480 |
| MPC860DPCZQ50D4 | 32-BIT, 50 MHz, RISC PROCESSOR, PBGA357 |
| MPC860SRZQ50D4R2 | 32-BIT, 50 MHz, RISC PROCESSOR, PBGA357 |
| MC68HC11L6BCFU2 | 8-BIT, MROM, 2 MHz, MICROCONTROLLER, PQFP64 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MPC564 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:NEXUS Debugger and Trace for PowerPC |
| MPC5642A | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller |
| MPC5643L | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet |
| MPC5643L_11 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core |
| MPC5643L_12 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller |
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