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参数资料
| 型号： | MPC563MZP66R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封装： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388 |
| 文件页数： | 570/1496页 |
| 文件大小： | 20425K |
| 代理商： | MPC563MZP66R2 |
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3-22
MPC561/MPC563 Reference Manual
MOTOROLA
OEA Register Set
11
Table 3-11 shows the bit definitions for the MSR.
MSB
0
1
2
3
4
5678
9
10
11
12
13
14
15
Field
—
POW
0
ILE
SRESET
0000_0000_0000_0000
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
LSB
31
Field
EE
PR
FP
ME
FE0
SE
BE
FE1
—
IP
IR
DR
—
DCMPEN
1
1 This bit is available only on code compression-enabled options of the MPC561/MPC563.
RI
LE
SRESET
000
U
0000_0
ID1 2
2
The reset value is a reset configuration word value extracted from the internal bus line. Refer to Section 7.5.2, “Hard
000
X 3
3 The reset value is defined by the equation "BBCMCR[EN_COMP] AND BBCMCR[EXC_COMP]". At HRESET the
BBCMCR[EN_COMP] and BBCMCR[EXC_COMP] bits recieve their values from RCW bits 21 and 22. The BBCMCR
does not change at SRESET. Thus the DCMPEN reset value may be different on SRESET and HRESET, if software
changes these BBCMCR bits from their reset values.
00
Figure 3-11. Machine State Register (MSR)
Table 3-11. Machine State Register Bit Descriptions
Bits
Name
Description
0:12
—
Reserved
13
POW
Power management enable.
0 Power management disabled (normal operation mode)
1 Power management enabled (reduced power mode)
14
—
Reserved
15
ILE
Exception little-endian mode. When an exception occurs, this bit is copied into MSR[LE] to
select the endian mode for the context established by the exception. Little-endian mode is not
supported on the MPC561/MPC563. This bit should be cleared to 0 at all times.
0 The processor runs in big-endian mode during exception processing.
1 The processor runs in little-endian mode during exception processing.
16
EE
External interrupt enable. Interrupts should only be negated while the EE bit is disabled (0).
Software should disable interrupts (EE = 0) in the RCPU before clearing or masking any interrupt
source from the USIU or external pins. For external interrupts, it is recommended that the
edge-triggered interrupt scheme be used. See Section 6.1.4, “Enhanced Interrupt Controller.”
0 The processor delays recognition of external interrupts and decrementer exception
conditions.
1 The processor is enabled to take an external interrupt or the decrementer exception.
17
PR
Privilege level.
0 The processor can execute both user- and supervisor-level instructions.
1 The processor can only execute user-level instructions.
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PDF描述 |
|---|---|
| MC68HC08AB16ACFU | 8-BIT, EEPROM, 8 MHz, MICROCONTROLLER, PQFP64 |
| MPC8250ACZUMIBX | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA480 |
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参数描述 |
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| MPC5642A | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva MPC5642A Microcontroller |
| MPC5643L | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:MPC5643L Microcontroller Data Sheet |
| MPC5643L_11 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:High-performance e200z4d dual core |
| MPC5643L_12 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller |
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