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参数资料
| 型号： | MPC563MZP66R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封装： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388 |
| 文件页数： | 866/1496页 |
| 文件大小： | 20425K |
| 代理商： | MPC563MZP66R2 |
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10-24
MPC561/MPC563 Reference Manual
MOTOROLA
Write and Byte Enable Signals
NOTE
The LBDIP/TBDIP function can operate only when the cycle
termination is internal, using the number of wait states
programmed in one of the ORx registers. The LBDIP/TBDIP
function cannot be activated at the same time—results are
unknown.
10.4 Write and Byte Enable Signals
The GPCM determines the timing and value of the WE/BE signals if allowed by the port
size of the accessed bank, the transfer size of the transaction and the address accessed.
The functionality of the WE/BE[0:3] signals depends upon the value of the write
enable/byte select (WEBS) bit in the corresponding BR register. Setting WEBS to 1 will
enable these signals as BE, while clearing it to zero will enable them as WE. WE is asserted
only during write access, while BE is asserted for both read and write accesses. The timing
of the WE/BE signals remains the same in either case, and is determined by the TRLX,
ACS and CSNT bits.
The upper WE/BE (WE0/BE0) indicates that the upper eight bits of the data bus (D0–D7)
contains valid data during a write/read cycle. The upper-middle write byte enable
(WE1/BE1) indicates that the upper-middle eight bits of the data bus (D8–D15) contains
valid data during a write/read cycle. The lower-middle write byte enable (WE2/BE2)
indicates that the lower-middle eight bits of the data bus (D16–D23) contains valid data
during a write/read cycle. The lower write/read enable (WE3/BE3) indicates that the lower
eight bits of the data bus contains valid data during a write cycle.
The write/byte enable lines affected in a transaction for 32-bit port (PS = 00), a
16-bit port (PS = 10) and a 8-bit port (PS = 01) are shown in Table 10-4.
Table 10-4. Write Enable/Byte Enable Signals Function 1
1 This table shows which write enables are asserted (indicated with an ‘X’) for different combinations of port size and
transfer size.
Transfer
Size
TSIZ
Address
32-bit Port Size
16-bit Port Size
8-bit Port Size
A30 A31
WE0/
BE0
WE1/
BE1
WE2
BE2
WE3/
BE3
WE0/
BE0
WE1/
BE1
WE2/
BE2
WE3/
BE3
WE0/
BE0
WE1/
BE1
WE2
BE2
WE3/
BE3
Byte
01
0
X
01
0
1
X
01
1
0
X
01
1
X
Half-
Word
1
0
XX
X
1
0
1
0
XXXX
X
Word
0
XXXXXX
X
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