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参数资料
| 型号： | MPC563MZP66R2 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 66 MHz, RISC MICROCONTROLLER, PBGA388 |
| 封装： | 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151, BGA-388 |
| 文件页数： | 611/1496页 |
| 文件大小： | 20425K |
| 代理商： | MPC563MZP66R2 |
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3-58
MPC561/MPC563 Reference Manual
MOTOROLA
Operating Environment Architecture (OEA)
When a system call exception is taken, instruction execution resumes at offset 0x00C00
from the physical base address indicated by MSR[IP].
3.15.4.11 Trace Exception (0x0D00)
A trace interrupt occurs if MSR[SE] = 1 and any instruction except rfi is successfully
completed or MSR[BE]= 1 and a branch is completed. Notice that the trace interrupt does
not occur after an instruction that caused an interrupt (for instance, sc). Monitor/debugger
software must change the vectors of other possible interrupt addresses to single-step such
instructions. If this is unacceptable, other debug features can be used. Refer to Chapter 23,
“Development Support,” for more information. See Table 3-32 for Trace Exception register
settings.
Execution resumes at offset 0x0D00 from the base address indicated by MSR[IP].
Machine State Register (MSR)
IP
No change
ME
No change
LE
Set to value of ILE bit prior to the exception
DCMPEN
This bit is set according to (BBCMCR[EN_COMP] AND
BBCMCR[EXC_COMP])
Other
Cleared to 0
1 If the exception occurs during a data access in Decompression On mode, the SRR0 register will contain the address
of the Load/Store instruction in compressed format. If the exception occurs during an instruction fetch in
decompression on mode, the SRR0 register will contain an indeterminate value.
Table 3-32. Register Settings following a Trace Exception
Register Name
Bits
Description
Save/Restore Register 0 (SRR0) 1
1 If the exception occurs during an instruction fetch in Decompression On mode, the SRR0 register will contain a
compressed address.
All
Set to the effective address of the instruction following the
executed instruction
Save/Restore Register 1 (SRR1)
1:4
Cleared to 0
10:15
Cleared to 0
Other
Loaded from bits [16:31] of MSR. In the current implementation,
bit 30 of the SRR1 is never cleared, except by loading a zero
value from MSR[RI]
Machine State Register (MSR)
IP
No change
ME
No change
LE
Bit is copied from ILE
DCMPEN
This bit is set according to (BBCMCR[EN_COMP] AND
BBCMCR[EXC_COMP])
Other
Cleared to 0
Table 3-31. Register Settings following a System Call Exception (continued)
Register
Setting Description
相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
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| MPC5643L_12 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:Qorivva Microcontroller |
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