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参数资料
| 型号： | MPC9600AE |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 4/15页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK DRIVER LV 48-LQFP |
| 标准包装： | 250 |
| 类型： | PLL 时钟驱动器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVPECL |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:21 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
MPC9600 REVISION 6 JANUARY 7, 2013
12
2013 Integrated Device Technology, Inc.
MPC9600 Data Sheet
LOW VOLTAGE, 2.5V AND 3.3V LVCMOS PLL CLOCK DRIVER
Figure 14. Propagation Delay (t, status phase offset)
Test Reference
Figure 16. Output Duty Cycle (DC)
Figure 18. Cycle-to-Cycle Jitter
Figure 19. Period Jitter
Figure 21. Transition Time Test Reference
tP
The time from the PLL controlled edge to the non controlled edge, divided
by the time between PLL controlled edges, expressed as a percentage
VCC
VCC 2
GND
T0
DC = tP/T0 x 100%
The variation in cycle time of a signal between adjacent cycles, over a random
sample of adjacent cycle pairs
TN
TJIT(CC) = |TN–TN+1|
TN+1
The deviation in cycle time of a signal with respect to the ideal period
over a random sample of cycles
TJIT(P) = |TN–1/f0|
T0
tF
tR
VCC = 3.3 V
2.4
0.55
VCC
VCC 2
GND
t()
PCLK
FB_IN
PCLK
VPP
VCMR
t()
VCC
VCC 2
GND
VCC
VCC 2
GND
TCLK
FB_IN
Figure 15. Propagation Delay (t) Test Reference
The pin-to-pin skew is defined as the worst case difference in propagation delay
between any similar delay path within a single device
VCC
VCC 2
GND
VCC
VCC 2
GND
tSK(O)
Figure 17. Output-to-Output Skew tSK(O)
TJIT() = |T0–T1mean|
CCLK
FB_IN
The deviation in T0 for a controlled edge with respect to a T0
mean in a random sample of cycles
(PCLK)
Figure 20. I/O Jitter
VCC = 2.5 V
1.8
0.6
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