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参数资料
| 型号： | PM73487-PI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | 622 Mbps ATM Traffic Management Device |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA503 |
| 封装： | EPBGA-503 |
| 文件页数： | 105/251页 |
| 文件大小： | 3126K |
| 代理商： | PM73487-PI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页
PM73487 QRT
PMC-Sierra, Inc.
PMC-980618
Issue 3
622 Mbps ATMTraffic Management Device
Released
Datasheet
93
6.5
A microprocessor cycle starts when the chip select (/CS) and command (/ADS) are asserted. Dur-
ing read cycles, the device asserts /READY to indicate that data on the data bus is valid and dur-
ing write cycles the chip asserts /READY to indicate that the write has finished and data from the
bus can be removed. The microprocessor can terminate the current cycle at any time. As shown in
Figure 63, the device stops driving the bus and deasserts all control lines when the cycle termi-
nates. The current cycle terminates when the device select is deasserted or both read and write are
deasserted. A new cycle can start once the /READY has been deasserted. If the cycle was termi-
nated prematurely before the /READY was asserted, then a new microprocessor cycle can start
after one clock cycle.
Processor Interface Timing
Figure 63. Microprocessor Read Timing
Symbol
Parameter
Signals
Min
Max
Unit
Tcyc
Processor clock frequency
PCLK
12.5
50
MHz
Taddrsu
Input address setup time
ADDRDATA(31:0)
3
ns
Taddrh
Input address hold time
ADDRDATA(31:0)
1
ns
Tradsu
Address strobe setup time
/ADS
3
ns
Tradsh
Address strobe hold time
/ADS
1
ns
Tcssu
Chip select setup time
/CS
3
ns
Tcsh
Chip select hold time
/CS
1
ns
......
......
......
......
......
......
......
......
Tcyc
Tcssu
Tcsh
Tradsu
Tradsh
Taddrsu
Taddrh
Tdath
Twesu
Tweh
Trclkq
Trclkq
ADDR
MICROPROCESSOR READ CYCLE
DATA
PCLK
/CS
/ADS
ADDRDATA(31:0)
W_/RD
/INTR
/READY
相关PDF资料 |
PDF描述 |
|---|---|
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参数描述 |
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