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参数资料
| 型号： | Q80C32-30SHXXX:RD |
| 厂商： | TEMIC SEMICONDUCTORS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, 30 MHz, MICROCONTROLLER, CQFP44 |
| 文件页数： | 53/83页 |
| 文件大小： | 8336K |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页当前第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页
51
32117D–AVR-01/12
AT32UC3C
7.3
Block Diagram
Figure 7-1.
PM Block Diagram
7.4
I/O Lines Description
7.5
Product Dependencies
7.5.1
Interrupt
The PM interrupt line is connected to one of the interrupt controllers internal sources. Using the
PM interrupt requires the interrupt controller to be configured first.
7.5.2
Clock Implementation
In AT32UC3C, the HSB shares source clock with the CPU. Write attempts to the HSB Clock
Select register (HSBSEL) will be ignored, and it will always read the same as the CPU Clock
Select register (CPUSEL).
The PM bus interface clock (CLK_PM) is generated by the Power Manager. This clock is
enabled at reset, and can be disabled in the Power Manager. If disabled it can only be re-
enabled by a reset.
Table 7-1.
I/O Lines Description
Name
Description
Type
Active Level
RESET_N
Reset
Input
Low
Sleep Controller
Synchronous
Clock Generator
Reset Controller
Main Clock Sources
Sleep
Instruction
Power-on Reset
Detector(s)
Resets
Synchronous
clocks
CPU, HSB,
PBx
Interrupts
External Reset Pin
Reset Sources
相关PDF资料 |
PDF描述 |
|---|---|
| Q80C32-36:R | 8-BIT, 36 MHz, MICROCONTROLLER, CQFP44 |
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| Q80C32-42:D | 8-BIT, 42 MHz, MICROCONTROLLER, CQFP44 |
| Q80C32-42:R | 8-BIT, 42 MHz, MICROCONTROLLER, CQFP44 |
| Q80C32-42SHXXX:D | 8-BIT, 42 MHz, MICROCONTROLLER, CQFP44 |
相关代理商/技术参数 |
参数描述 |
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