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参数资料
| 型号： | SPC563M60L5CPAY |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 80 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 20 X 20 MM, LEAD FREE, LQFP-144 |
| 文件页数： | 66/140页 |
| 文件大小： | 1310K |
| 代理商： | SPC563M60L5CPAY |
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Overview
SPC563M64
Doc ID 14642 Rev 6
SPI-like protocol. This SPI-like protocol is completely configurable for baud rate, polarity and
phase, frame length, chip select assertion, etc. Each bit in the frame may be configured to
serialize either eTPU channels, eMIOS channels or GPIO signals. The DSPI can be
configured to serialize data to an external device that implements the Microsecond Bus
protocol. There are two identical DSPI blocks on the SPC563Mxx MCU. The DSPI pins
support 5 V logic levels or Low Voltage Differential Signalling (LVDS) to improve high speed
operation.
The DSPIs have three configurations:
●
Serial peripheral interface (SPI) configuration where the DSPI operates as an up to 16-
bit SPI with support for queues
●
Enhanced deserial serial interface (DSI) configuration where DSPI serializes up to 32
bits with three possible sources per bit
–
eTPU, eMIOS, new virtual GPIO registers as possible bit source
–
Programmable inter-frame gap in continuous mode
–
Bit source selection allows microsecond bus downlink with command or data
frames up to 32 bits
–
Microsecond bus dual receiver mode
●
Combined serial interface (CSI) configuration where the DSPI operates in both SPI and
DSI configurations interleaving DSI frames with SPI frames, giving priority to SPI
frames
For queued operations, the SPI queues reside in system memory external to the DSPI. Data
transfers between the memory and the DSPI FIFOs are accomplished through the use of
the eDMA controller or through host software.
The DSPI supports these SPI features:
●
Full-duplex, synchronous transfers
●
Selectable LVDS Pads working at 40 MHz for SOUT, SIN and SCK pins
●
Master and Slave Mode
●
Buffered transmit operation using the TX FIFO with parameterized depth of 1 to 16
entries
●
Buffered receive operation using the RX FIFO with parameterized depth of 1 to 16
entries
●
TX and RX FIFOs can be disabled individually for low-latency updates to SPI queues
●
Visibility into the TX and RX FIFOs for ease of debugging
●
FIFO Bypass Mode for low-latency updates to SPI queues
●
Programmable transfer attributes on a per-frame basis:
–
Parameterized number of transfer attribute registers (from two to eight)
–
Serial clock with programmable polarity and phase
–
Various programmable delays:
PCS to SCK delay
SCK to PCS delay
Delay between frames
–
Programmable serial frame size of 4 to 16 bits, expandable with software control
–
Continuously held chip select capability
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