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参数资料
型号： ST10F269DIETR
厂商： STMICROELECTRONICS
元件分类： 微控制器/微处理器
英文描述： 16-BIT, FLASH, 32 MHz, MICROCONTROLLER, UUC
封装： DIE
文件页数： 65/161页
文件大小： 1595K
代理商： ST10F269DIETR
ST10F269-T3
157/160
21.4.14 - High-Speed Synchronous Serial Interface (SSC) Timing
21.4.14.1 Master Mode
VCC = 5V ±10%, VSS = 0V, CPU clock = 32MHz, TA = -40 to +125°C, CL = 50pF
Note: 1. Timing guaranteed by design.
The formula for SSC Clock Cycle time is: t300 = 4 TCL * (<SSCBR> + 1)
Where <SSCBR> represents the content of the SSC Baud rate register, taken as unsigned 16-bit integer.
Notes: 1. The phase and polarity of shift and latch edge of SCLK is programmable. This figure uses the leading clock edge as shift edge (drawn
in bold), with latch on trailing edge (SSCPH = 0b), Idle clock line is low, leading clock edge is low-to-high transition (SSCPO = 0b).
2. The bit timing is repeated for all bits to be transmitted or received.
Symbol
Parameter
Maximum Baud rate = 8M Baud
(<SSCBR> = 0001h)
Variable Baud rate
(<SSCBR>=0001h-FFFFh)
Unit
Minimum
Maximum
Minimum
Maximum
t300
CC SSC clock cycle time
125
–
8 TCL
262144 TCL
ns
t301
CC SSC clock high time
52.5
–
t300/2 - 10
–ns
t302
CC SSC clock low time
52.5
–
t300/2 - 10
–ns
t303
CC SSC clock rise time
–
10
–
10
ns
t304
CC SSC clock fall time
–
10
–
10
ns
t305
CC Write data valid after shift edge
–
15
–
15
ns
t306
CC Write data hold after shift edge 1
-2
–
-2
–
ns
t307p SR Read data setup time before
latch edge, phase error
detection on (SSCPEN = 1)
46.875
–
2TCL+15.625
–
ns
t308p SR Read data hold time after latch
edge, phase error detection on
(SSCPEN = 1)
62.5
–
4TCL
–
ns
t307
SR Read data setup time before
latch edge, phase error
detection off (SSCPEN = 0)
31.25
–
2TCL
–
ns
t308
SR Read data hold time after latch
edge, phase error detection off
(SSCPEN = 0)
0–
0
–
ns
Figure 81 : SSC Master Timing
t
303
t
304
00
0000
00
0000
00
0
00
0
00
0000
00
0
00
0
t
305
0
00
0
00
0
t
305
t
305
0
00
0
t
306
0
00
0
00
0
1st Out Bit
Last Out Bit
2nd Out Bit
t
300
00
0000
00
00 0
00
0
00
0000
00
t
302
t
301
1)
2)
t
307
0
00
0
00
0000
00
2nd.In Bit
000000
00000
0
000000
00000
1st.In Bit
00
0000
00
t
308
t
307
0
00
0
00
0
Last.In Bit
t
308
SCLK
MTSR
MRST
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