- 您现在的位置：买卖IC网 > PDF目录98238 > TLC320AC02IPM (TEXAS INSTRUMENTS INC) SPECIALTY ANALOG CIRCUIT, PQFP64 PDF资料下载
参数资料
| 型号： | TLC320AC02IPM |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 模拟信号调理 |
| 英文描述： | SPECIALTY ANALOG CIRCUIT, PQFP64 |
| 封装： | GREEN, PLASTIC, QFP-64 |
| 文件页数： | 41/86页 |
| 文件大小： | 471K |
| 代理商： | TLC320AC02IPM |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页当前第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页
3–8
3.6
Timing Requirements and Specifications in Master Mode
3.6.1
Recommended Input Timing Requirements for Master Mode, VDD = 5 V
MIN
NOM
MAX
UNIT
tr(MCLK)
Master clock rise time
5
ns
tf(MCLK)
Master clock fall time
5
ns
Master clock duty cycle
40%
60%
tw(RESET)
RESET pulse duration
1 MCLK
tsu(DIN)
DIN setup time before SCLK low (see Figure 4–2)
25
ns
th(DIN)
DIN hold time after SCLK low (see Figure 4–2)
20
ns
3.6.2
Operating Characteristics Over Recommended Range of Operating Free-Air
Temperature, VDD = 5 V (Unless Otherwise Noted) (see Note 23)
PARAMETER
MIN
TYP
MAX
UNIT
tf(SCLK)
Shift clock fall time (see Figure 4–2)
13
18
ns
tr(SCLK)
Shift clock rise time (see Figure 4–2)
13
18
ns
Shift clock duty cycle
45%
55%
td(CH-FL)
Delay time from SCLK high to FSD low
(see Figures 4–2 and 4–4 and Note 24)
5
20
ns
td(CH-FH)
Delay time from SCLK high to FS high (see Figure 4–2)
5
20
ns
td(CH-DOUT)
Delay time from SCLK high to DOUT valid
(see Figures 4–2 and 4–7)
20
ns
td(CH-DOUTZ)
Delay time from SCLK
↑ to DOUT in high-impedance state
(see Figure 4–8)
20
ns
td(ML-EL)
Delay time from MCLK low to EOC low (see Figure 4–9)
40
ns
td(ML-EH)
Delay time from MCLK low to EOC high (see Figure 4–9)
40
ns
tf(EL)
EOC fall time (see Figure 4–9)
13
ns
tr(EH)
EOC rise time (see Figure 4–9)
13
ns
td(MH-CH)
Delay time from MCLK high to SCLK high
50
ns
td(MH-CL)
Delay time from MCLK high to SCLK low
50
ns
All typical values are at VDD = 5 V and TA = 25°C.
NOTES: 23. All timing specifications are valid with CL = 20 pF.
24. FSD occurs 1/2 shift-clock cycle ahead of FS when the device is operating in the master mode.
相关PDF资料 |
PDF描述 |
|---|---|
| TLC320AC02IFNR | SPECIALTY ANALOG CIRCUIT, PQCC28 |
| TLC320AD55CDW | SPECIALTY ANALOG CIRCUIT, PDSO28 |
| TLC320AD55CDWR | SPECIALTY ANALOG CIRCUIT, PDSO28 |
| TLC320AD57CDW | 1-CH 18-BIT DELTA-SIGMA ADC, SERIAL ACCESS, PDSO28 |
| TLC320AD57CDWR | 1-CH 18-BIT DELTA-SIGMA ADC, SERIAL ACCESS, PDSO28 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| TLC320AC03CFNG4 | 制造商:Texas Instruments 功能描述: |
| TLC320AC03CFNR | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Texas Instruments 功能描述: |
| TLC320AC03CPM | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Texas Instruments 功能描述: |
| TLC320AD50 | 制造商:TI 制造商全称:Texas Instruments 功能描述:SIGMA-DELTA ANALOG INTERFACE CIRCUITS WITH MASTER-SLAVE FUNCTION |
| TLC320AD50C | 制造商:Texas Instruments 功能描述: |
发布紧急采购，3分钟左右您将得到回复。