参数资料
型号: TMP89FH42UG
元件分类: 微控制器/微处理器
英文描述: 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP44
封装: 10 X 10 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, LQFP-44
文件页数: 244/317页
文件大小: 6434K
代理商: TMP89FH42UG
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2.3 System clock controller
2.3.1
Configuration
The system clock controller consists of a clock generator, a clock gear, a timing generator, a warm-up counter
and an operation mode control circuit.
High-frequency
clock oscillation
circuit
Clock gear
(
×1/4, ×1/2, ×1)
Warm-up
counter
fcgck
DV9CK
FCGCKSEL
INTWUC interrupt request
XEN/XTEN
ST
OP
System clock
Oscillation/stop control
Clock generator
XIN
XOUT
XTIN
XTOUT
fc
fs
1/4
Timing
generator
Operation mode
control circuit
SYSCR1
TBTCR
CGCR
SYSCR2
WUCCR
WUCDR
Low-frequency
clock oscillation
circuit
Figure 2-3 System Clock Controller
2.3.2
Control
The system clock controller is controlled by system control register 1 (SYSCR1), system control register 2
(SYSCR2), the warm-up counter control register (WUCCR), the warm-up counter data register (WUCDR) and
the clock gear control register (CGCR).
System control register 1
SYSCR1
(0x0FDC)
7
6
5
4
3
2
1
0
Bit Symbol
STOP
RELM
OUTEN
DV9CK
-
Read/Write
R/W
R
After reset
0
1
0
STOP
Activates the STOP mode
0 :
1 :
Operate the CPU and the peripheral circuits
Stop the CPU and the peripheral circuits (activate the STOP mode)
RELM
Selects the STOP mode release
method
0 : Edge-sensitive release mode (Release the STOP mode at the rising edge
of the STOP mode release signal)
1 : Level-sensitive release mode (Release the STOP mode at the "H" level of
the STOP mode release signal)
OUTEN
Selects the port output state in the
STOP mode
0 :
1 :
High impedance
Output hold
DV9CK
Selects the input clock to stage 9 of
the divider
0 :
1 :
fcgck/29
fs/4
Note 1: fcgck: Gear clock [Hz], fs: Low-frequency clock [Hz]
Note 2: Bits 2, 1 and 0 of SYSCR1 are read as "0". Bit 3 is read as "1".
TMP89FH42
2. CPU Core
2.3 System clock controller
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RA004
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PDF描述
TMP91FW60FG MICROCONTROLLER, PQFP100
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