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参数资料
| 型号： | TMP89FH42UG |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP44 |
| 封装： | 10 X 10 MM, 0.80 MM PITCH, LEAD FREE, PLASTIC, LQFP-44 |
| 文件页数： | 268/317页 |
| 文件大小： | 6434K |
| 代理商： | TMP89FH42UG |
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VINTWUC:
DW
PINTWUC
;INTWUC vector table
(2)
Switching from the SLOW1 mode to the NORMAL1 mode
Set SYSCR2<XEN> to "1" to enable the high-frequency clock (fc) to oscillate. Confirm at the warm-
up counter that the oscillation of the basic clock for the high-frequency clock has stabilized, and then
clear SYSCR2<SYSCK> to "0".
When a maximum of 8/fs + 2.5/fcgck [s] has elapsed since SYSCR2<SYSCK> is cleared to "0", the
main system clock (fm) is switched to fcgck.
After switching, wait for 2 machine cycles or longer, and then clear SYSCR2<XTEN> to "0" to turn
off the low-frequency clock oscillator.
The SLOW mode is also released by a reset by the RESET pin, a power-on reset and a reset by the
voltage detection circuits. When a reset is released, the warm-up starts. After the warm-up is completed,
the NORMAL1 mode becomes active.
Note 1: Be sure to follow this procedure to switch the operation from the SLOW1 mode to the NORMAL1
mode.
Note 2: After switching SYSCR2<SYSCK>, be sure to wait for 2 machine cycles or longer before clearing
SYSCR2<XTEN> to "0". Clearing it within 2 machine cycles causes a system clock reset.
Note 3: When the main system clock (fm) is switched, the gear clock (fcgck) is synchronized with the clock
that is a quarter of the basic clock (fs) for the low-frequency clock. For the synchronization, fm is
stopped for a period of 2.5/fcgck [s] or shorter.
Note 4: When P0FC0 is "0", setting SYSCR2<XEN> to "1" causes a system clock reset.
Note 5: When SYSCR2<XEN> is set at "1", writing "1" to SYSCR2<XEN> does not cause the warm-up
counter to start counting the source clock.
Gear clock (fcgck)
When the rising edge of fs/4 is
detected twice after SYSCR2<SYSCK>
is changed from 1 to 0, f is stopped
for synchronization.
When the rising edge of fcgck is detected
twice after fm is stopped, fm is switched to fcgck.
Quarter of the low-frequency clock
(fs/4)
Main system clock
SYSCR2<SYSCK>
2.5/fcgck(max.)
Figure 2-13 Switching the Main System Clock (fm) (Switching from fs/4 to fcgck)
Example : Switching from the SLOW1 mode to the NORMAL1 mode after the stability of the high-frequency clock oscillation
circuit is confirmed at the warm-up counter (fc = 10 MHz, warm-up time = 4.0 ms)
; #### Initialize routine ####
SET
(P0FC).2
;P0FC2 = 1 (Uses P02/03 as oscillators)
LD
(WUCCR), 0x09
;WUCCR<WUCDIV> = 10 (Divided by 2)
;WUCCR<WUCSEL> = 0 (Selects fc as the source clock)
LD
(WUCDR), 0x9D
;Sets the warm-up time
;(Determine the time depending on the frequency and the oscillator
;characteristics)
;4ms / 25.6us = 156.25 → round up to 0x9D
TMP89FH42
2. CPU Core
2.3 System clock controller
Page 38
RA004
相关PDF资料 |
PDF描述 |
|---|---|
| TMP91FW60FG | MICROCONTROLLER, PQFP100 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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