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参数资料
| 型号： | TWR-MPC8309 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 13/81页 |
| 文件大小： | 0K |
| 描述： | TOWER SYSTEM MODULE MPC8309 |
| 设计资源： | TWR-MPC8309 Schematic |
| 标准包装： | 1 |
| 系列： | PowerQUICC II™ PRO |
| 类型： | MPU |
| 适用于相关产品： | Freescale 电源塔系统 |
| 所含物品： | 板，线缆 |
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RESET initialization
4.2
AC electrical characteristics
The primary clock source for the MPC8309 can be one of two inputs, SYS_CLK_IN or PCI_SYNC_IN,
depending on whether the device is configured in PCI host or agent mode. The following table provides
the clock input (SYS_CLK_IN/PCI_SYNC_IN) AC timing specifications for the MPC8309. These
specifications are also applicable for QE_CLK_IN.
Table 8. SYS_CLK_IN AC timing specifications
Parameter/Condition
SYS_CLK_IN frequency
SYS_CLK_IN cycle time
SYS_CLK_IN rise and fall time
PCI_SYNC_IN rise and fall time
SYS_CLK_IN duty cycle
Symbol
f SYS_CLK_IN
t SYS_CLK_IN
t KH , t KL
t PCH , t PCL
t KHK /t SYS_CLK_
Min
24
15
1.1
1.1
40
Typical
—
—
—
—
—
Max
66.67
41.6
2.8
2.8
60
Unit
MHz
ns
ns
ns
%
Note
1
—
2
2
3
IN
SYS_CLK_IN jitter
—
—
—
±150
ps
4, 5
Notes:
1. Caution: The system, core and QUICC Engine block must not exceed their respective maximum or minimum operating
frequencies.
2. Rise and fall times for SYS_CLK_IN are measured at 0.33 and 2.97 V.
3. Timing is guaranteed by design and characterization.
4. This represents the total input jitter—short term and long term—and is guaranteed by design.
5. The SYS_CLK_IN driver’s closed loop jitter bandwidth should be < 500 kHz at –20 dB. The bandwidth must be set low to
allow cascade-connected PLL-based devices to track SYS_CLK_IN drivers with the specified jitter.
6. Spread spectrum is allowed up to 1% down-spread @ 33kHz (max rate).
5
RESET initialization
This section describes the AC electrical specifications for the reset initialization timing requirements of
the MPC8309. The following table provides the reset initialization AC timing specifications for the reset
component(s).
Table 9. RESET initialization timing specifications
Parameter/Condition
Required assertion time of HRESET to activate reset flow
Required assertion time of PORESET with stable clock applied to
Min
32
32
Max
—
—
Unit
t SYS_CLK_IN
t SYS_CLK_IN
Note
1
1
SYS_CLK_IN or PCI_SYNC_IN (in agent mode)
HRESET assertion (output)
512
—
t SYS_CLK_IN
1
MPC8309 PowerQUICC II Pro Integrated Communications Processor Family Hardware Specifications, Rev. 3
Freescale Semiconductor
13
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