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参数资料
| 型号： | W83L951DG |
| 厂商： | Nuvoton Technology Corporation of America |
| 文件页数： | 57/112页 |
| 文件大小： | 0K |
| 描述： | IC EMBEDDED CNTRLR 128-LQFP |
| 标准包装： | 90 |
| 系列： | W83 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 24MHz |
| 连通性： | 主机接口，PS/2，SMBus，UART/USART |
| 外围设备： | PWM，WDT |
| 输入/输出数： | 104 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b; D/A 2x8b |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 128-LQFP |
| 包装： | 托盘 |
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W83L951DG/W83L951FG
Publication Release Date: August 2006
- 45 -
Revision 1.0
6.3.1.3
PS/2 Control Registers (PS2CON) (Default Value:: 0000_0000)
Bit 7: NOISE FILTER ENABLE (NFEN)
0: Disable noise filter for clock line
1: Enable noise filter for clock line
Bit 6: Inhibit bit
The low to high transition of the inhibit bit will hold the clock line low for 100us(Input clock=24MHz) or
200us(Input clock=12MHz).
Bit 5-4: STOP
Bits [5:4] of the Control Register are used to set the level of the stop bit expected by the PS/2 channel
state machine. These bits are therefore only valid when PS2_EN=1.
Bits [5:4] =
00: Receiver expects an active high stop bit.
01: Receiver expects an active low stop bit.
10: Receiver ignores the level of the Stop bit (11th bit is not interpreted as a stop bit).
11: Reserved.
Bit 3-2: PARITY
Bits [3:2] of the Control Register are used to set the parity expected by the PS/2 channel state
machine. These bits are therefore only valid when PS2_EN=1.
Bits [3:2] =
00: Receiver expects Odd Parity (Default Value:).
01: Receiver expects Even Parity.
10: Receiver ignores level of the parity bit (10th bit is not interpreted as a parity bit).
11: Reserved.
Bit 1: PS2_EN PS2 Channel Enable
When PS2_EN=1 the PS/2 State machine is enabled allowing the channel to perform automatic
reception or transmission depending on the bit value of PS2_T/R. When PS2_EN = 0, the channel’s
automatic PS/2 state machine is disabled.
Note:
If the PS2_EN bit is cleared prior to the rising edge of the 10th (parity bit) clock edge the
receive data is discarded (RDATA_RDY remains low).
If the PS2_EN bit is cleared following the rising edge of the 10th clock signal then the receive
data is saved in the Receive Register (RDATA_RDY goes high) assuming no parity error.
In the foregoing two situations, ps2 device can’t differentiate host receive data success or fail,
and therefore we don’t recommend to use this function. It shall set to high before you start any
operation of PS2.
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