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参数资料
| 型号： | W83L951DG |
| 厂商： | Nuvoton Technology Corporation of America |
| 文件页数： | 62/112页 |
| 文件大小： | 0K |
| 描述： | IC EMBEDDED CNTRLR 128-LQFP |
| 标准包装： | 90 |
| 系列： | W83 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 24MHz |
| 连通性： | 主机接口，PS/2，SMBus，UART/USART |
| 外围设备： | PWM，WDT |
| 输入/输出数： | 104 |
| 程序存储器容量： | 64KB（64K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 2K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b; D/A 2x8b |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 128-LQFP |
| 包装： | 托盘 |
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W83L951DG/W83L951FG
Publication Release Date: August 2006
- 49 -
Revision 1.0
6.4.1
Register Description
6.4.1.1
System Control Register (SM1/2SCR) (Default Value: 0001_10?0)
Bit 7~6: Reserved (Must Assign Low)
Bit 5~3: Baud Rate Select
Select SMBus baud rate.
Input Clock is 24MHz :
When System Clock is 24MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: 1.2 MHz, 111: 2.4 MHz
When System Clock is 12MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: 1.2 MHz, 111: N/A
When System Clock is 6MHz:
000: 12.5 KHz, 001: 25 KHz, 010: 50 KHz, 011: 100 KHz
100: 400 KHz, 101: 800 KHz, 110: N/A, 111: N/A
Input Clock is 12MHz
When System Clock is 12MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: 600 KHz, 111: 1.2 MHz
When System Clock is 6MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: 600 KHz, 111: N/A
When System Clock is 3MHz:
000: 6.25 KHz, 001: 12.5 KHz, 010: 25 KHz, 011: 50 KHz
100: 200 KHz, 101: 400 KHz, 110: N/A, 111: N/A
Bit 2: Rx Byte Interrupt Mode
Select the mode that SMBus receive data bytes to generate Master/Slave Data Ready interrupt.
0: Only First Byte and FIFO Full Byte:
Master/Slave Data Ready Interrupt only occurs in receiving first byte after Start phase or
Repeat_Start phase and any byte that make FIFO enter Full state.
1: Every Byte:
Master/Slave Data Ready Interrupt occurs in every time to finish receiving one byte.
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