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参数资料
| 型号： | W981216DH-75 |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 8M X 16 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| 封装： | 0.400 INCH, 0.80 MM PITCH, TSOP2-54 |
| 文件页数： | 43/44页 |
| 文件大小： | 1221K |
| 代理商： | W981216DH-75 |
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W981216DH / W9812G6DH
- 8 -
9. AC CHARACTERISTICS AND OPERATING CONDITION
(Vcc = 3.3V
± 0.3V, Ta = 0 to 70°C for -6/-7/-75//-8H ; Notes: 5, 6, 7, 8)
PARAMETER
SYM.
-6
-7
-75
-8H
UNIT
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
Ref/Active to Ref/Active Command
Period
tRC
60
63
65
68
Active to precharge Command
Period
tRAS
42 100000
42
100000 45 100000 48 100000
nS
Active to Read/Write Command
Delay Time
tRCD
15
20
Read/Write(a) to Read/Write(b)
Command Period
tCCD
1
tCK
Precharge to Active Command
Period
tRP
15
20
Active(a) to Active(b) Command
Period
tRRD
12
15
20
nS
Write Recovery Time
CL* = 2
CL* = 3
tWR
2
tCK
CLK Cycle Time
CL* = 2
tCK
7.5
1000
7.5
1000
10
1000
10
1000
CL* = 3
6
1000
7
1000
7.5
1000
8
1000
CLK High Level width
tCH
2
2.5
3
CLK Low Level width
tCL
2
2.5
3
Access Time from
CL* = 2
tAC
5.4
6
CLK
CL* = 3
5
5.4
6
nS
Output Data Hold Time
tOH
2.7
5
3
Output Data High Impedance Time
tHZ
2.7
5
6
3
7
3
7.5
3
8
Output Data Low Impedance Time
tLZ
0
Power Down Mode Entry Time
tSB
0
6
0
7
0
7.5
0
8
Transition Time of CLK
(Rise and Fall)
tT
0.5
1
0.5
1
0.5
1
0.
5
1
Data-in Set-up Time
tDS
1.5
2
Data-in Hold Time
tDH
0.7
0.8
1
Address Set-up Time
tAS
1.5
2
Address Hold Time
tAH
0.7
0.8
1
CKE Set-up Time
tCKS
1.5
2
CKE Hold Time
tCKH
0.7
0.8
1
Command Set-up Time
tCMS
1.5
2
Command Hold Time
tCMH
0.7
0.8
1
Refresh Time
tREF
64
mS
Mode register Set Cycle Time
tRSC
12
14
15
16
nS
*CL = CAS Latency
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PDF描述 |
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