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参数资料
| 型号： | WBLXT9785HCD0 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| 封装： | ROHS COMPLIANT, PLASTIC, HQFP-208 |
| 文件页数： | 114/234页 |
| 文件大小： | 3982K |
| 代理商： | WBLXT9785HCD0 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
200
Datasheet
Document Number: 249241
Revision Number: 010
Revision Date: 30-May-2006
27
Refer to Table 99 on page 216
28
Reserved
N/A
29
Refer to Table 100 on page 217
30 - 31
Reserved
N/A
Table 83. Control Register (Address 0) (Sheet 1 of 2)
Bit
Name
Description
Type1
Default
15
RESET_L
0 = Normal operation
1 = PHY reset
R/W
SC
02
146
Loopback
0 = Disable loopback mode
1 = Enable loopback mode
Not recommended to enable auto-negotiation
while in internal loopback operation.
R/W
0
13
Speed Selection
0.6
1
0
0.13
1 = Reserved
0 = 1000 Mbps (not allowed)
1 = 100 Mbps
0 = 10 Mbps
R/W
LSHR3,4
12
Auto-Negotiation
Enable
0 = Disable auto-negotiation process
1 = Enable auto-negotiation process
R/W
LSHR
3,4
11
Power-Down
0 = Normal operation
1 = Power-down
R/W
LSHR
3,5
10
Isolate
0 = Normal operation
1 = Electrically isolate PHY from RMII/SMII/SS-
SMII interfaces
R/W
0
9
Restart
Auto-Negotiation
0 = Normal operation
1 = Restart auto-negotiation process
R/W
SC
0
8
Duplex Mode
0 = Half-duplex
1 = Full-duplex
R/W
LSHR
3,4
1. R/W = Read/Write, SC = Self Clearing when operation complete.
2. During a hardware reset, all LHR information is latched in from the pins. During a software reset (0.15), the
LSHR information is not re-read from the pins. This information reverts back to the information that was
read in during the hardware reset. During a hardware rest, register information is unavailable from 1 ms
after de-assertion of the reset. During a software reset (0.15) the registers are available for reading. The
reset bit should be polled to see when the part has completed reset.
3. LSHR = Default value is derived from a single device input pin state or a group of device input pin states as
the pin(s) are latched at startup or hardware reset.
4. Default value of Register bits 0.12, 0.13, and 0.8 are determined by the CFG pins as described in Table 42,
5. Default value of Register bit 0.11 is determined by the LINKHOLD configuration pin.
6. Link Status is reported in 10 Mbps mode as down and in 100 Mbps mode as up in loopback mode.
Register bits 17.12 (Receive Status) and 17.13 (Transmit Status) are not updated in 10 Mbps loopback
mode.
Table 82. Register Set (Sheet 2 of 2)
Address
Register Name
Bit Assignments
相关PDF资料 |
PDF描述 |
|---|---|
| WBLXT9785HEC2V | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WBLXT9785HED0 | DATACOM, INTERFACE CIRCUIT, PQFP208 |
| WE128K16-150CM | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
| WE128K16-150CQA | 128K X 16 EEPROM 5V MODULE, 150 ns, CDMA40 |
| WE128K16-250CC | 128K X 16 EEPROM 5V MODULE, 250 ns, CDMA40 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| WBLXT9785HE.D0-865114 | 制造商:Cortina Systems Inc 功能描述:PHY 8-CH 10Mbps/100Mbps 208-Pin PQFP |
| WBM-DATA | 制造商:Thomas & Betts 功能描述: |
| WBM-DISHWASH | 制造商:Thomas & Betts 功能描述: |
| WBM-DISPOSAL | 制造商:Thomas & Betts 功能描述: |
| WBM-DUPLEX | 制造商:Thomas & Betts 功能描述: |
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