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参数资料
| 型号： | WJLXT971ALE.A4-857346 |
| 厂商： | CORTINA SYSTEMS INC |
| 元件分类： | 网络接口 |
| 英文描述： | DATACOM, ETHERNET TRANSCEIVER, PQFP64 |
| 封装： | 10 X 10 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, LQFP-64 |
| 文件页数： | 25/80页 |
| 文件大小： | 931K |
| 代理商： | WJLXT971ALE.A4-857346 |
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Page 31
Cortina Systems LXT972A Single-Port 10/100 Mbps PHY Transceiver
LXT972A PHY
Datasheet
249186, Revision 5.2
13 September 2007
5.6 MII Operation
CRS
RX_CLK
RX_DV
RX_ER
RXD[3:0]
The following signals are used to transmit data from the MAC:
TX_CLK
TX_EN
TX_ER
TXD[3:0]
The LXT972A PHY supplies both clock signals as well as separate outputs for carrier
sense and collision. Data transmission across the MII is normally implemented in 4-bit-
wide nibbles.
5.6.1
MII Clocks
The LXT972A PHY is the master clock source for data transmission, and it supplies both
MII clocks (RX_CLK and TX_CLK). It automatically sets the clock speeds to match link
conditions.
When the link is operating at 100 Mbps, the clocks are set to 25 MHz.
When the link is operating at 10 Mbps, the clocks are set to 2.5 MHz.
Note:
The transmit data and control signals must always be synchronized to TX_CLK by the
MAC. The LXT972A PHY samples these signals on the rising edge of TX_CLK.
Figure 7
Clocking for 10BASE-T
RX_CLK
2.5 MHz during auto-negotiation and 10BASE-T Data & Idle
TX_CLK
2.5 MHz during auto-negotiation and 10BASE-T Data & Idle
Constant 25 MHz
XI
B3390-01
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