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参数资料
| 型号： | WLA49VVA |
| 厂商： | National Semiconductor Corporation |
| 元件分类： | ADC |
| 英文描述： | Audio Sub-System with Dual-Mode Stereo Headphone and Mono High Efficiency Loudspeaker Amplifiers and Multi-Purpose ADC |
| 中文描述： | 音频子系统的双模单声道立体声耳机和扬声器放大器的高效率和多功能模数转换器 |
| 文件页数： | 65/112页 |
| 文件大小： | 5017K |
| 代理商： | WLA49VVA |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页当前第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页
12.0 Status & Control Registers (Continued)
12.33 GPIO CONFIGURATION REGISTER
This register is used to control the GPIO system.
TABLE 32. GPIO (0x1Ah)
Bits
Field
Description
2:0
GPIO_SEL
This sets the function of the GPIOs when the Audio Interface is not using them.
GPIO_SEL
GPIO 1
GPIO 2
000
2
00
001
2
READABLE
SPI_SDO
010
2
LS_AMP_ENABLE
SPI_SDO
011
2
GPIO_DATA
SPI_SDO
100
2
0
SPI_SDO
101
2
READABLE
SAR_SDO
110
2
LS_AMP_ENABLE
SAR_SDO
111
2
GPIO_DATA
SAR_SDO
Setting GPIO_SEL = “010” with the GPIO_TEST_MODE bit (register 0X26h) set configures the
GPIOs for digital mic operation. With this setting, GPI01 will output VADC_CLK_OUT to provide a
clock for the digital mic. GPIO2 will accept digital mic data. GPIO1’s LS_AMP_ENABLE setting will
be logic high whenever the loudspeaker amplifier is enabled. This is useful for enabling an external
amplifier for stereo loudspeaker applications.
4:3
SAR_CH_SEL
This field selects the SAR output channel for the 2nd (Right) I
2S channel or for SAR_SDO via
GPIO2.
SAR_CH_SEL
Selected Channel
00
2
VSAR_1
01
2
VSAR_2
10
2
D_V
DD/2 or BB_VDD
11
2
A_V
DD/2
5
I2S_MODE
If set the I2S operates in left justified mode (sometimes referred to as DSP mode). See example
below. (Note 30)
6
PCM_LONG
If set the PCM interface uses LONG frame sync which is essentially an inverted short frame sync.
7
GPIO_DATA
If GPIO_SEL is set to GPIO_DATA then the content of this field is passed to GPIO1 as an output.
Note 30: The left justified I2S mode is similar to normal I2S other than there is no delay between a change in WS to the MSB:
20134117
FIGURE 12. I
2S Serial Data Format (Left Justified Mode)
LM4935
www.national.com
56
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