参数资料
| 型号： | XA3S1400A-4FGG484I |
| 厂商： | Xilinx Inc |
| 文件页数： | 32/57页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN3A 1400K 484-FBGA |
| 标准包装： | 60 |
| 系列： | Spartan®-3A XA |
| LAB/CLB数： | 2816 |
| 逻辑元件/单元数： | 25344 |
| RAM 位总计： | 589824 |
| 输入/输出数： | 375 |
| 门数： | 1400000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 484-BBGA |
| 供应商设备封装： | 484-FBGA |
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XA Spartan-3A Automotive FPGA Family Data Sheet
DS681 (v2.0) April 22, 2011
Product Specification
38
Table 30: CLB Distributed RAM Switching Characteristics
Symbol
Description
Speed Grade: -4
Units
Min
Max
Clock-to-Output Times
TSHCKO
Time from the active edge at the CLK input to data appearing on the
distributed RAM output
–2.01
ns
Setup Times
TDS
Setup time of data at the BX or BY input before the active transition at the CLK
input of the distributed RAM
–
0.02
–ns
TAS
Setup time of the F/G address inputs before the active transition at the CLK
input of the distributed RAM
0.36
–ns
TWS
Setup time of the write enable input before the active transition at the CLK
input of the distributed RAM
0.59
–ns
Hold Times
TDH
Hold time of the BX and BY data inputs after the active transition at the CLK
input of the distributed RAM
0.13
–ns
TAH, TWH
Hold time of the F/G address inputs or the write enable input after the active
transition at the CLK input of the distributed RAM
0.01
–ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
–ns
Table 31: CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade: -4
Units
Min
Max
Clock-to-Output Times
TREG
Time from the active edge at the CLK input to data appearing on the shift
register output
–4.82
ns
Setup Times
TSRLDS
Setup time of data at the BX or BY input before the active transition at the CLK
input of the shift register
0.18
–ns
Hold Times
TSRLDH
Hold time of the BX or BY data input after the active transition at the CLK input
of the shift register
0.16
–ns
Clock Pulse Width
TWPH, TWPL
Minimum High or Low pulse width at CLK input
1.01
–ns
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