参数资料
| 型号： | XC6VCX195T-2FFG784I |
| 厂商： | Xilinx Inc |
| 文件页数： | 39/52页 |
| 文件大小： | 0K |
| 描述： | IC FPGA VIRTEX 6 199K 784FFGBGA |
| 产品培训模块： | Virtex-6 FPGA Overview |
| 产品变化通告： | Virtex-6 FIFO Input Logic Reset 18/Apr/2011 |
| 标准包装： | 1 |
| 系列： | Virtex® 6 CXT |
| LAB/CLB数： | 15600 |
| 逻辑元件/单元数： | 199680 |
| RAM 位总计： | 12681216 |
| 输入/输出数： | 400 |
| 电源电压： | 0.95 V ~ 1.05 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 784-BBGA，FCBGA |
| 供应商设备封装： | 784-FCBGA |
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Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
44
Clock Buffers and Networks
Table 53: Global Clock Switching Characteristics (Including BUFGCTRL)
Symbol
Description
Speed Grade
Units
-2
-1
CE pins Setup/Hold
0.16/0.00
ns
S pins Setup/Hold
0.16/0.00
ns
TBCCKO_O(2)
BUFGCTRL delay from I0/I1 to O
0.10
ns
Maximum Frequency
FMAX
Global clock tree (BUFG)
700
MHz
Notes:
1.
TBCCCK_CE and TBCCKC_CE must be satisfied to assure glitch-free operation of the global clock when switching between clocks. These
parameters do not apply to the BUFGMUX_VIRTEX4 primitive that assures glitch-free operation. The other global clock setup and hold
times are optional; only needing to be satisfied if device operation requires simulation matches on a cycle-for-cycle basis when switching
between clocks.
2.
TBGCKO_O (BUFG delay from I0 to O) values are the same as TBCCKO_O values.
Table 54: Input/Output Clock Switching Characteristics (BUFIO)
Symbol
Description
Speed Grade
Units
-2
-1
TBIOCKO_O
Clock to out delay from I to O
0.18
ns
Maximum Frequency
FMAX
I/O clock tree (BUFIO)
710
MHz
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PDF描述 |
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